芯片是什么？芯片的具体制造、设计流程又是什么？本文探讨的就是芯片在字面以外的意义，以及芯片是怎么被制造、设计成的。

芯片，又称微电路（microcircuit）、微芯片（microchip）、集成电路（英语：integrated circuit, IC）。是指内含集成电路的硅片，体积很小，常常是计算机或其他电子设备的一部分。

芯片制造到底有多难？

芯片生产是一个点砂成金的过程，从砂子到晶圆再到芯片，价值密度直线飙升。真正的芯片制造过程十分复杂，下面前海维晟为大家简单介绍一下。

晶圆是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故称为晶圆。单单从晶圆到芯片，其价值就能翻12倍，2000块钱一片的晶圆原料经过加工后，出来的成品价值约2.5万元，可以买一台高性能的计算机了。

从熔融态Si中拉出晶圆并切片。

获得晶圆后，将感光材料均匀涂抹在晶圆上，利用光刻机将复杂的电路结构转印到感光材料上，被曝光的部分会溶解并被水冲掉，从而在晶圆表面暴露出复杂的电路结构，再使用刻蚀机将暴露出来的硅片的部分刻蚀掉。

在晶圆上刻蚀出来复杂的结构。

接着，经过离子注入等数百道复杂的工艺，这些复杂的结构便拥有了特定的半导体特性，并能在几平方厘米的范围内制造出数亿个有特定功能的晶体管。

镀铜后再切削掉表面多余的铜。

再覆盖上铜作为导线，就能将数以亿计的晶体管连接起来。

经过测试、晶片切割和封装，就得到了我们见到的芯片。

一块晶圆经过数个月的加工，在指甲盖大小的空间中集成了数公里长的导线和数以亿计的晶体管器件，经过测试，品质合格的晶片会被切割下来，剩下的部分会报废掉。千挑万选后，一块真正的芯片就这么诞生了。

切割出合格晶片后报废的晶圆。

光刻机——芯片制造的卡脖子环节。

制约集成电路技术发展的有四大要素：功耗、工艺、成本和设计复杂度，其中光刻机就是一个重中之重，核心技术中的核心。

一些装备由于其巨大的制造难度被冠以“工业皇冠上的明珠”的称号，最主流的说法是两大装备：航空发动机和光刻机，最先进的航空发动机目前的报价在千万美元量级，但是最先进的光刻机目前的报价已经过亿美金。

芯片的集成程度取决于光刻机的精度，光刻机需要达到几十纳米甚至更高的图像分辨率，光刻机的两套核心系统——光学系统和对准系统的精度越高，可以在硅片上刻的沟槽越细小，芯片的集成度越高、计算能力越强。

深圳前海维晟智能技术有限公司，作为芯片原厂，在芯片自主设计、由台积电等合作制造、封装、测试，生产出可以立即使用的独立的芯片整体。

芯片设计分为前端设计和后端设计，前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。

芯片设计之前端设计

1. 规格制定

 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。

2. 详细设计

 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。

3. HDL编码

使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。

4. 仿真验证

 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。 设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。

仿真验证工具Synopsys的VCS，还有Cadence的NC-Verilog。

5. 逻辑综合――Design Compiler

仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）。

逻辑综合工具Synopsys的Design Compiler。

6. STA

Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。

STA工具有Synopsys的Prime Time。

7. 形式验证

这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。

形式验证工具有Synopsys的Formality。

前端设计的流程暂时写到这里。从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。

芯片设计之后端设计

1. DFT

 Design For Test，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于DFT，有些书上有详细介绍，对照图片就好理解一点。

DFT工具Synopsys的DFT Compiler

2. 布局规划(FloorPlan)

 工具为Synopsys的Astro

3. CTS

Clock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。

CTS工具，Synopsys的Physical Compiler

4. 布线(Place & Route)

这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。

 工具Synopsys的Astro

5. 寄生参数提取

由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。

工具Synopsys的Star-RCXT

6. 版图物理验证

 对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求， ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气 规则违例；等等。

工具为Synopsys的Hercules

实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题，在此不说了。 

 物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以GDS II的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。