内容简述：

避免触发CMOS集成电路中寄生PNPN或者NPN结构进入低阻闩锁态的措施，实际就是保持它们工作在高阻阻塞态的安全区。通常有三种方式实现这个目的：第一种是合理的版图布局设计；第二种是抗闩锁的工艺技术；第三种是合理的电路设计。

本章侧重介绍版图级、工艺级和电路级抗闩锁措施。

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本章侧重介绍闩锁效应的触发分类和触发方式。

第八章：闩锁效应的改善方法

8.1版图级抗闩锁措施

8.1.1减小Rn和Rp

8.1.2减小bn和bp 

8.1.3加少子和多子保护环

8.2工艺级抗闩锁措施（不发布）

8.2.1外延CMOS技术（不发布）

8.2.2 NBL深埋层技术（不发布）

8.2.3 SOI CMOS技术（不发布）

8.2.4 深沟槽隔离技术 （不发布）

8.2.5 倒阱工艺技术（不发布）

8.2.6 增大NW结深（不发布）

8.3电路级抗闩锁措施（不发布）

8.3.1串联电阻（不发布）

8.3.2 反偏阱（不发布）

8.4小结（不发布）

8.1版图级抗闩锁措施[1]

芯片的实际版图是千变万化的不规则图形，制定一套完整的对所有工艺的避免闩锁效应的设计要求是不现实的，只能根据CMOS工艺技术的特点制定一些简单的通用的设计建议，但是这种通用的设计建议的精确性很差，没有数据支撑，也没有统一的要求，通常建议留足够的设计窗口，使芯片工作在高阻阻塞态的安全区。

8.1.1 减小Rn和Rp

减小Rn和Rp，从而减小由它们形成的正反馈回路的压降，避免寄生NPN和PNP导通，达到避免闩锁效应的目的。降低Rn和Rp的方法有紧邻设计或紧邻接触、增大阱接触有源区的面积和环状的阱接触有源区。

对于PMOS，紧邻设计是用金属化互连线把PMOS源极p+有源区和NW接触n+有源区连接起来，并且PMOS源漏极p+有源区和n+有源区要用最小的设计规则，从而减小它们的距离，最终达到减小它们的寄生等效电阻Rn的目的。甚至在设计上允许的情况下，采用紧邻接触设计，把PMOS源极p+有源区和NW接触n+有源区紧贴在一起。

对于NMOS，紧邻设计的设计要求也是类似的，用金属化互连线把NMOS源极n+有源区和PW接触p+有源区连接起来，并且NMOS源漏极n+有源区和p+有源区要用最小的设计规则，从而减小它们的距离，达到减小它们的寄生等效电阻Rp的目的。如果NMOS的源极与PW衬底的电位一样，采用紧邻接触设计，把NMOS源极n+有源区和PW接触p+有源区紧贴在一起。图8-1所示是NMOS和PMOS的版图设计要求，S1~S4利用最小的设计规则设计版图。图8-2所示是NMOS和PMOS的剖面图。

增大阱接触有源区的面积可以实现增大阱等效电阻的横截面积，从而减小阱等效电阻Rn和Rp的目的。可以通过增大图8-1中阱接触有源区的宽度W1~W4，从而达到减小阱等效电阻Rn和Rp的目的。

环状的阱接触有源区是用一个完整的环形阱接触有源区包围NMOS和PMOS的源漏有源区，这种设计不但可以增大阱接触有源区的面积，达到减小阱等效电阻等效Rn和Rp的目的，同时环形阱接触有源区可以有效吸收NW或者PW中少数在载流子，削弱衬底注入的载流子到达PW与NW边界的效率，另外环状的阱接触有源区也可以分流收集区电流，避免电流集中流向某一阱接触有源区，从而避免了阱局部电压过高，造成寄生双极型晶体管导通。例如NW环形阱接触有源区可以增强空穴在NW中复合，减小空穴到达PW边界和被PW收集形成电流Ip的可能，另外NW电流In也被分流成多个方向，避免NW局部电压过高。与NW环形阱接触有源区的情况类似，PW环形阱接触有源区可以增强电子在PW中复合和分流Ip。图8-3所示是环状的阱接触有源区和电流方向。

图8-4 所示是NMOS和PMOS两边单条阱接触有源区的版图，图8-5所示是NMOS和PMOS两边单条阱接触有源区的电流方向。它是PW和NW收集电流的方向，NW收集电流In1横跨整个NW里面的寄生PNP发射结，PW收集电流Ip1横跨整个PW里面的寄生NPN发射结。图8-6所示是NMOS和PMOS之间单条阱接触扩散区的版图，图8-7所示是NMOS和PMOS之间单条阱接触有源区的电流方向。它是PW和NW收集电流的方向，NW收集电流In2在NW边缘就被迅速收集，PW收集电流Ip2在PW边缘就被迅速收集，可以有效的削弱到达寄生NPN和寄生PNP发射极正下方面的电流，同时PW和NW等效电阻Rp2和Rn2也小于Rp1和Rn1，最终反馈电压也会进一步减小，所以在改善闩锁效应方面图8-6的版图要优于图8-4的版图，但是图8-6的版图没有用环形阱接触有源区，它比图8-1的版图要差。

8.1.2 减小bn和bp

bnbp <1是防止CMOS寄生PNPN发生闩锁效应的必要和充分条件。最直接的减小bn和bp的方法是增大寄生双极型晶体管的基区宽度。

图8-8所示是NMOS和PMOS的版图，图8-9所示是NMOS和PMOS的剖面图。S1是NMOS源漏有源区到NW的间距，增大S1可以增大寄生NPN的基区从而减小bn。S2是PMOS源漏有源区到PW的间距，增大S2可以增大寄生PNP的基区从而减小bp，但是寄生PNP是纵向的，它的基区主要是由NW结深决定的。通常NW结深小于3um，当S2>3um时，增大S2对PNP的bp的影响非常小，所以主要依靠增大S1来减小bnbp的值，实际上bnbp的值主要由NMOS与PMOS之间的源漏有源区的间距决定的。

8.1.3加少子和多子保护环

反偏少子和多子保护环可以提前收集衬底的少子和多子。图8-10所示是加少子和多子保护环的版图。NW保护环是P-sub的少子保护环，它作为伪收集区可以提前收集P-sub的少子电子，防止少子电子被附近的PMOS的衬底NW收集，被PMOS的衬底NW收集的电子会在寄生PNP的发射结形成正反馈电压，使寄生PNP导通，最终导致PNPN导通。PW保护环是P-sub的多子保护环，它作为伪收集区可以提前收集P-sub的多子空穴，防止多子空穴被附近的NMOS PW接触有源区收集，被NMOS PW接触有源区收集的空穴会在寄生NPN的发射结形成正反馈电压，使寄生NPN导通，最终导致PNPN导通。图8-11所示是加少子和多子保护环分流衬底电流。多子保护环除了提前收集空穴，还可以增加PW接触有源区的横截面积，从而减小PW的等效电阻。

《CMOS集成电路闩锁效应》内容简介：

本书以实际应用为出发点，通过具体案例和大量彩色图片对CMOS集成电路设计与制造中存在的闩锁效应（Latch-Up）问题进行了详细介绍与分析。在介绍CMOS集成电路寄生效应的基础上先后对闩锁效应的原理、触发方式、测试方法、定性分析、改善措施和设计规则进行了详细讲解。随后给出了工程实例分析和寄生器件的ESD应用。为读者提供了一套理论与工程实践相结合的闩锁效应测试和改善方法，

本书面向从事微电子、半导体与集成电路行业的朋友，旨在给业内人士提供简单易懂并且与实际应用相结合的图书，同时也适合相关专业的本科生和研究生阅读。

《CMOS集成电路闩锁效应》作者简介：

温德通，资深ESD设计工程师。毕业于西安电子科技大学微电子学院，曾供职于中芯国际集成电路制造（上海）有限公司，负责工艺制程整合方面的工作；后加入晶门科技（深圳）有限公司，负责集成电路工艺制程、器件、闩锁效应和ESD电路设计等方面的工作；目前就职于一家全球领先的集成电路设计公司，负责闩锁效应和ESD电路设计等方面的工作。出版作品《集成电路制造工艺与工程应用》和《CMOS集成电路闩锁效应》。

《CMOS集成电路闩锁效应》出版社和出版日期：本书由机械工业出版社负责出版，将于2020年3月下旬面市。

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