内容简述：

CMOS集成电路中的寄生NPN和寄生PNPN结构的低阻闩锁态可以提供低阻通路，通过合理的设计可以把寄生NPN和寄生PNPN结构用于ESD电路设计。ESD NMOS主要依靠自身寄生NPN提供ESD电流泄放通路，而寄生PNPN结构具有最大单位面积的ESD通路能力。

本章侧重介绍寄生NPN和寄生PNPN的ESD应用。

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本章侧重介绍闩锁效应的触发分类和触发方式。

第十一章：寄生器件的ESD应用

11.1 寄生NPN的ESD应用（不发布）

11.1.1 NMOS寄生NPN（不发布）

11.1.2 寄生NPN非均匀导通问题

11.1.3 GTNMOS电源钳位ESD电路（不发布）

11.1.4 STNMOS电源钳位ESD电路 （不发布）

11.2 寄生PNPN的ESD应用

11.2.1 CMOS寄生PNPN

11.2.2 寄生PNPN电源钳位ESD保护电路 

11.2.3 PNPN结构的设计规则

11.3 小结

11.2 寄生PNPN的ESD应用

11.2.1 CMOS寄生PNPN

CMOS集成电路中寄生PNPN结构是由寄生的横向NPN晶体管和的纵向PNP晶体管通过PW的等效电阻Rp和NW电阻Rn耦合组成。图11-17所示是寄生PNPN结构的剖面图和电路简图。在导通的情况下，它具有非常大的单位面积通流能力，可以提供低阻旁路通路快速泄放大量的ESD静电电流，同时可以保护自身以及内部电路不被ESD电流损伤，寄生PNPN结构也被用于设计电源电压钳位ESD保护电路。

寄生PNPN结构的TLP IV曲线与图11-3所示GGNMOS的TLP IV曲线类似，它也是S型的曲线。

当加载在VDD管脚的ESD脉冲电压小于Vt1时，寄生PNPN结构会一直处于高阻阻塞态，其电流是二极管的反向偏置漏电流，高阻阻塞态的漏电流非常小，几乎可以忽略不计，IV曲线的电压几乎等于ESD脉冲电压。

当加载在VDD管脚的ESD脉冲电压大于Vt1时，寄生PNPN开启导通，从而进入BC段工作区间，形成低阻通路。AB段的曲线实际上是不存在的，寄生PNPN导通后直接进入BC段。BC段工作区间对应的电流是寄生PNPN的导通电流，电流非常大，其电压等于寄生PNPN导通放电后剩余的ESD脉冲电压，所以B点的电压小于A点电压。Vt1是NW和PW之间的PN结产生雪崩击穿所需电压的临界点，雪崩击穿电流非常大，它流过等效电阻Rp和Rn形成压降，使寄生NPN和PNP的发射结正偏，此时NPN和PNP导通并且形成正反馈回路，寄生PNPN工作在低阻闩锁态。B点为维持寄生PNPN持续开启的最小电压Vh，Vh为自持电压，BC段是寄生PNPN的稳定工作区间，电流随着电压升高而升高，BC段的斜率就是寄生PNPN导通后的电阻，它主要是由源漏极电阻和接触电阻决定，漏极有源区电阻表现为正的温度系数，当ESD电流流向某一区域时该区域温度升高，电阻也升高，表现为阻碍电流向该方向流动，电流又会流向其它方向，这样各个方向的电阻都升高，最终电流向各个方向均匀流动。工作在BC段的寄生PNPN处于热平衡状态，电流产生的热量大于等于它自身散失的热量。

当加载在VDD管脚的电压经大于Vt2时，寄生NPN进入CD段，C点Vt2为热击穿的临界点，该电压是ESD脉冲电压经过寄生PNPN放电后的剩余电压值不断升高到C点，寄生PNPN自身的温度不断升高使它进入热击穿，进入热击穿后的电流非常大，电流产生的热量大于它自身散失的热量，电场中的介质从散热与发热的热平衡状态转入非热平衡状态，并激发大量热电子，电势能产生的热量比传递散失的要多，硅衬底的温度越来越高，硅电阻表现为负的温度系数，IV曲线表现负阻态，负阻效应导致电流集中向某一方向流动，导致该方向的温度不断升高，电阻不断降低，直至出现永久性损坏，寄生PNPN被烧毁形成开路。

图11-18所示是3.3V PNPN结构的版图，它对应的剖面图是图11-17。图11-19所示是3.3V PNPN结构的TLP IV曲线图，它的Vt1是14.8V，Vh是4.17V，It2是2.9A。如果用该3.3V PNPN结构设计电源电压钳位ESD保护电路，它的Vt1那么大，当ESD发生时，PNPN结构还未导通，ESD静电放电可能已经击毁内部电路。虽然它的Vh只有4.17V，它不会引起3.3V的电路发生闩锁效应，但是它并不适合作为3.3V电路的电源电压钳位ESD保护电路，因为它的Vt1太高，必须降低Vt1。

如何改善寄生PNPN的ESD鲁棒性呢？寄生PNPN是由寄生PNP、寄生NPN、PW等效电阻Rp和NW等效电阻Rn组成的，有几种方式提高寄生PNPN的ESD鲁棒性：第一种方法是增大PW等效电阻Rp和NW等效电阻Rn；第二种方法是降低它的雪崩击穿电压Vt1；第三种方法是增大寄生NPN和寄生PNP的放大系数。

增大PW等效电阻Rp和NW等效电阻Rn：衬底电流在Rp和Rn上的正反馈电压分别为Ib*Rp和Ib*Rp。当Ib*Rp和Ib*Rp都大于0.6V，寄生NPN和寄生PNP导通，寄生PNPN形成低阻通路并进行ESD静电放电。增大Rp和Rn可以提高正反馈电压，从而提高寄生NPN和寄生PNP发射极的注入电流，从而提高寄生PNPN的ESD鲁棒性。要增大Rp和Rn，可以减小衬底接触有源区的宽度W3和W4，以及减小衬底接触有源区的宽度L3和L4，因为W3、W4、L3和L4直接影响衬底接触有源区的面积，也就是Rp和Rn的横截面积。增大衬底接触有源区与寄生PNPN阳极和阴极的距离S3和S4也可以增加Rp和Rn，因为增大S3和S4，实际就是增大了Rp和Rn的有效长度。

降低它的雪崩击穿电压Vt1：常规的寄生PNPN结构的Vt1是NW与PW的雪崩击穿电压，该电压高达几十伏，可以利用一个n+有源区横跨在NW与PW改善Vt1，改善后的雪崩击穿电压是n+有源区与PW的击穿电压，它接近一个ESD NMOS的Vt1，这种结构可以使PNPN结构的Vt1下降到10V左右。

增大寄生NPN和寄生PNP的放大系数：可以通过减小基区的宽度来提高NPN和PNP的放大系数，从而提高寄生PNPN结构的电流增益，达到改善寄生PNPN结构的ESD鲁棒性。也可以通过增大NPN和PNP发射区的面积，来提高NPN和PNP的放大系数。

11.2.2 寄生PNPN电源钳位ESD保护电路

常规的CMOS寄生PNPN结构的Vt1是NW与PW之间PN结的击穿电压，NW和PW的掺杂浓度很低，其PN结的雪崩击穿电压高达12~30V，当发生ESD静电放电时，寄生PNPN尚开启前，内部电路可能已经被ESD电流损伤。可以利用一个n+有源区横跨在NW与PW改善寄生PNPN的雪崩击穿电压Vt1，使PNPN结构在比较低的电压导通，同时为了改善寄生PNPN的ESD鲁棒性，也对版图进行了优化，其结构图如图11-20所示。该结构的雪崩击穿电压是n+有源区与PW的击穿电压，所以Vt1也接近n+有源区与PW的雪崩击穿电压，它等于NMOS器件的Vt1，这种结构可以使PNPN结构的Vt1下降到10V左右。寄生PNPN结构的n+有源区与PW雪崩击穿引起雪崩电流流经PW和NW，在Rn和Rp上形成压降使NPN和PNP发射结正偏，从而触发寄生PNPN导通。图11-21所示是优化后的寄生PNPN结构的剖面图。图11-22所示是优化后的寄生PNPN结构的等效电路。

图11-23所示是3.3V寄生PNPN反偏TLP IV曲线，该TLP曲线是利用n+有源区横跨在NW与PW优化后的测试结果。它的的Vt1是9.63V。它的Vh是2.8V，如果把它用在实际电路中会导致闩锁效应，需要增大PW和NW接触有源区的面积来减小Rn和Rp阻值来提高Vh。

从TLP IV曲线的测试结果来看，图 11-20的版图对Vt1的改善是有限的，Vt1依然在10V左右，当发生ESD静电放电时，该结构依然不能及时泄放ESD静电电流，依然有一部分ESD静电有机会进入内部电路，烧毁内部电路器件。为了获得更低的Vt1，可以在该结构中并联一个栅耦合NMOS电路，图11-24所示是寄生PNPN并联NMOS的版图。NMOS的栅通过电阻R1接到VSS，NMOS的源极和衬底接到VSS，NMOS的漏极通过NW接到VDD管脚，C1是NMOS栅和VDD金属之间的耦合电容。PNPN是该电路的寄生器件，图11-25所示是寄生PNPN并联NMOS的剖面图，图11-26所示是寄生PNPN并联NMOS的等效电路图。

对于该寄生PNPN并联NMOS栅耦合电路，当正的ESD脉冲+VESD发生在VDD管脚时，VDD管脚对耦合电容C1充电，充电电流流过R1产生压降，此时NMOS栅电压大于VSS，也就是耦合电容C1会把一定比例的ESD电压耦合到NMOS栅，栅电压使NMOS正偏形成沟道导通，产生电流In，In流过NW等效电阻Rn，产生欧姆压降In*Rn，如图11-15和图11-27。当In*Rn>0.6V时，寄生PNP发射结正偏，寄生PNP导通，PNP导通后形成电流Ip流过PW电阻Rp，并在PW电阻Rp上形成欧姆压降Ip*Rp，当Ip*Rp>0.6V时，寄生NPN发射结正偏，寄生NPN导通，此时寄生PNPN形成低阻通路。寄生PNPN的Vt1是In*Rn和Ip*Rp 同时大于0.6V时对应的电压。当负的ESD脉冲-VESD发生在VDD管脚时，VDD管脚对对耦合电容C1放电，放电电流流过R1产生压降，NMOS栅电压小于VSS，也就是耦合电容C1会把一定比例的ESD电压耦合到NMOS的栅，并且电容C1耦合到ESD NMOS栅的电压为负，ESD NMOS栅与源的电压Vgs小于VSS，ESD NMOS工作在关闭状态。但是-VESD电压会使电路中NW和PW形成的寄生N型二极管导通，ESD静电电流通过这个NW和PW寄生的N型二极管导通泄放掉的。

图11-28所示是寄生PNPN并联NMOS的TLP IV曲线。该测数据与图11-23相比，Vt1变小，同时通过增大PW和NW接触有区的面积减小Rn和Rp，优化了Vh。寄生PNPN并联NMOS栅耦合电路的Vt1=7.9V，Vh=3.86V。另外当ESD电压大于3V时，NMOS已经导通通过沟道进行ESD放电。

寄生PNPN不需要额外的工艺处理步骤及光罩，但是它的缺点是不容易设计，它强烈依赖于版图，要依据测试结构的实际数据来提高寄生PNPN的特性，并且防止闩锁效应发生。

11.2.3 PNPN结构的设计规则

表11.1是PNPN结构的ESD设计规则，表中列出来的设计规则都是直接影响PNPN结构的Ron和It2的关键设计规则，表中没有列出来的设计规则只要满足Foundry提供的常规设计就可以了，因为它们不是影响PNPN结构的ESD鲁棒性的主要因素。图11-29所示的是深亚微米Salicide工艺技术PNPN结构的版图，图11-30所示的是深亚微米Salicide工艺技术PNPN结构的剖面图，它是沿AA’方向的剖面图。图11-31所示的是亚微米Polycide工艺技术PNPN结构的版图，图11-32所示的是亚微米Polycide工艺技术PNPN结构的剖面图，它是沿AA’方向的剖面图。

《CMOS集成电路闩锁效应》内容简介：

本书以实际应用为出发点，通过具体案例和大量彩色图片对CMOS集成电路设计与制造中存在的闩锁效应（Latch-Up）问题进行了详细介绍与分析。在介绍CMOS集成电路寄生效应的基础上先后对闩锁效应的原理、触发方式、测试方法、定性分析、改善措施和设计规则进行了详细讲解。随后给出了工程实例分析和寄生器件的ESD应用。为读者提供了一套理论与工程实践相结合的闩锁效应测试和改善方法，

本书面向从事微电子、半导体与集成电路行业的朋友，旨在给业内人士提供简单易懂并且与实际应用相结合的图书，同时也适合相关专业的本科生和研究生阅读。

《CMOS集成电路闩锁效应》作者简介：

温德通，资深ESD设计工程师。毕业于西安电子科技大学微电子学院，曾供职于中芯国际集成电路制造（上海）有限公司，负责工艺制程整合方面的工作；后加入晶门科技（深圳）有限公司，负责集成电路工艺制程、器件、闩锁效应和ESD电路设计等方面的工作；目前就职于一家全球领先的集成电路设计公司，负责闩锁效应和ESD电路设计等方面的工作。出版作品《集成电路制造工艺与工程应用》和《CMOS集成电路闩锁效应》。

《CMOS集成电路闩锁效应》出版社和出版日期：本书由机械工业出版社负责出版，将于2020年3月下旬面市。

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