相信很多IC设计工程师对ECO都不陌生，在IC设计圈里有一句话，“没有修过ECO的IC人生是不完整的”，可见ECO的重要性。

那设计小白会问了，既然那么重要，ECO到底是干什么的呢？

作为IC设计工程师，你或许看过协议，写过算法，做过验证，跑过仿真，撸过FPGA。理想是你把所有的bug都kill在了摇篮里，一路顺风顺水就tapeout了。人在河边走，哪有不湿鞋？假如某一天，你突然发现了一个bug，你的第一反应肯定是向boss提出要求修改RTL。但是这个时候后端同事flow已经完成了综合，floor plan和布局，走到布线阶段了。你总不能说我把RTL改了，然后重新综合一遍，让后端的同事再重新从floor plan做起？想到这，你是不是感到后颈一凉……

这时候ECO作用就体现出来了：在后期修正你的bug，弥补你的罪！

“奇捷科技”是由香港中文大学计算机科学与工程系的博士毕业生和教授共同成立的一家专注于研发电子设计自动化（EDA）的高科技公司。奇捷科技(Easy-Logic)的功能变更EasyECO工具曾多次获得国际顶尖奖项，其中包括：2012-2014年连续三年在IEEE/ACM国际计算机辅助设计会议（ICCAD）CAD竞赛中获得冠军，该赛事是电子设计自动化领域最重要的比赛之一。EasyECO已在行业中经过上千次测试。事实证明，相比起手动ECO或现有传统ECO工具，EasyECO可以在更短的时间内生成尺寸更小的补丁，补丁尺寸甚至可以缩小至流片其他工具ECO方案的10%。

功能变更(Functional ECO)指的是在电路设计过程的后期，通常是在布局和布线之后，甚至在流片后，需要针对APR网表的逻辑功能进行修正。这是因为整个电路设计周期较长，在已经完成电路功能设计进入到后期设计流程后，电路的功能会由于性能改善、新功能增加或错误修复等原因，需要再一次进行设计变更。

当电路已经完成布局、布线时，工程师不希望重新合成网表以增加新的逻辑功能，因为那相当于又要从头开始重新设计，重新完成一遍完整的设计流程会耗费大量的时间。因此通过增加一个APR网表补丁来变更网表逻辑功能或增加新逻辑功能会为整个项目节省大量时间。

在任何设计阶段，甚至流片后都有可能需要变更电路设计的逻辑功能。但它们在实现变更逻辑功能的方式和方法上有所不同。流片前进行ECO，通常对可用资源没有严格的限制。但是，对于流片后的ECO，只能使用那些提前预留的ECO备用单元，因为网表布局已固定在金属层上。除此之外，因为备用单元数量有限，因此修改或增加的新逻辑资源也有限制。

EasyECO对于流片前或流片后均可进行ECO操作。与传统的ECO工具相比，EasyECO采用了革新的算法，其运行速度和所需备用资源数量均有巨大改进。测试结果显示，EasyECO的运行时间可比传统工具快数倍，所需要的备用资源数量平均减少30%。有些case甚至所需资源数量可减少10倍以上。

公司的明星产品EasyECO可以让工程师在芯片设计过程的最后阶段（包括在光罩前和光罩后阶段）使用自动化Functional ECO工具，帮助工程师避免重新设计的繁琐过程，从而节省工程师宝贵的时间资源和昂贵的重新流片成本，同时可以避免潜在的交期违约。Easy-Logic奇捷科技是目前市面上提供Functional ECO自动工具的两家公司之一。核心产品EasyECO于2018年首次亮相后，已经相继受到多家行业领先的IC设计公司的好评。世界排名前五的IC设计公司中已有几家成为了我们的签约客户。

EasyECO对于流片前或流片后的设计均可进行ECO操作。与传统的ECO工具相比，EasyECO采用了革新的算法，其运行速度和所需备用资源数量均有巨大改进。测试结果显示，EasyECO的运行时间可比传统工具快数倍，所需要的备用资源数量平均减少30%。有些case甚至所需资源数量可减少10倍以上；更小的逻辑补丁可以让时序收敛更容易通过。

•支持先进工艺设计（如10纳米及以下工艺）

•支持多时钟领域（multiple clock domains）设计

•支持多电压领域（multiple power domains）设计

•支持多模块（multiple module）复杂ECO操作

•支持电路设计全阶段的ECO操作

•支持对门控时钟逻辑进行ECO操作

•支持多位寄存器、电压隔离单元等

•保证测试逻辑如MBIST逻辑、扫描链等的完整性

•自动生成补丁逻辑

•自动为补丁逻辑选取备用单元

•支持门阵列备用单元或标准备用单元

•支持用户特别定制化需求

•考虑版图信息

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