Intel制造工艺反超TSMC了？

摩尔芯闻 6天前

来源：内容编译自「semiwiki」，谢谢。


最近Seeking Alpha发表了一篇文章“台积电失去了对英特尔的工艺领导地位”，SemiWiki创始人Dan Nenni要求我（代表本文作者Scotten Jones）看一下这篇文章并做自己的分析。因为这是我多年来一直关注并发表的主题。

在深入研究公司之间的特定工艺密度比较之前，我想澄清“Seeking Alpha”一文中有关“全能栅极（GAA）和互补FET（CFET）”的误解。

全方位栅极（GAA）


正如业界从平面晶体管转向FinFET一样，一段时间以来人们就知道最终需要从FinFET过渡到其他晶体管以实现持续缩小。与仅在一侧具有栅极的平面晶体管相比，FinFET在三侧具有栅极，从而改善了器件通道的静电控制。改进的静电控制可降低沟道泄漏，并缩短栅极长度。FinFET还提供了一种3D晶体管结构，其单位面积的有效沟道宽度比平面晶体管的有效宽度宽，因此可提供更好的单位面积的驱动电流。

众所周知，FinFET之后的下一步就是水平纳米片（HNS）。如果纳米片非常窄，您会得到纳米线并能显著改善静电。FinFET的栅极长度的近似极限为16nm，水平纳米线（HNW）的近似极限为13nm，请参见图1。较短的栅极长度是收缩接触式多晶硅（CPP）并推动更大密度的一个组成部分。

图一

HNW的问题在于有效沟道宽度小于相同区域中FinFET的有效沟道宽度。HNS的发展克服了这个问题，尽管可以牺牲一些静电控制来实现，但在相同区域内，HNS的驱动电流可以达到FinFET的1.26倍。

图二

HNS的另一个优势是该工艺实质上是FinFET工艺，虽然有一些变化。但这并不是说我们要低估过渡的难度，HNS的特定步骤，也是关键步骤——就是HNS的几何形状将使创建多个阈值电压变得困难，但这是FinFET技术的逻辑演进。设计人员习惯于使用具有4和5个阈值电压的FinFET，以最大程度地提高功率-性能折衷，回到一个或两个阈值电压将是一个问题，这仍然是HNS不断发展的领域。

在“ 3nm”节点上，三星宣布了一个名为“ Multibridge”的GAA HNS，另一方面，台积电（TSMC）仍在继续使用FinFET。两种技术都是3nm可行的选择，真正的问题应该是谁可以提供更好的工艺。

互补FET（CFET）


在Seeking Alpha文章中，有一篇评论提到CFET的密度是3 Fin FinFET单元的6倍，但这不是它的工作原理，实际上，这种比较甚至没有任何意义。

逻辑设计由标准单元组成，标准单元的高度由金属2间距（ metal 2 pitch  M2P）乘以走线数量得出。最近的趋势是设计技术协同优化（DTCO），以便最大程度地减少微缩 ，在M2P减少的同时，也减少了track的数量。在一个7.5 track cell中，每个晶体管通常具有3个Fin，而在台积电（TSMC）7纳米和三星电子的5纳米，track cell已经过渡到6个，因此每个晶体管的Fin减少到了2个。为了维持驱动电流，Fin通常更高并且以其他方式被优化。随着行业转移到5个 track cell，每个晶体管的Fin将进一步减少到1。

图三

目前CFET还是正在开发当中，这将作为HNS的扩展，以实现继续微缩的可能。在CFET中，nFET和pFET堆叠在一起，形成不同导电类型的水平纳米片。从理论上讲，CFET可以通过简单地堆叠越来越多的层而随时间变化，甚至可以放松光刻要求，但是要实现2层CFET仍然需要克服许多技术挑战。而且，由于从HNS到2层CFET的互连要求，密度增加了大约1.4倍至1.6倍，而不是预期的2倍。对于相同的工艺节点，2层CFET可能比优化的FinFET提供小于2倍的密度优势，而不是Seeking Alpha文章所说的6倍。

2019年的现状


2019年生产中领先的逻辑工艺是英特尔的10nm工艺，三星的7nm工艺和台积电的7nm光学工艺（7FF）。图5比较了这三个工艺。

图四

在图4中，M2P是 mental 2的间距，如前所述，tracks是track的数量，单元高度是M2P x Tracks。CPP是接触的poly pitch ，而SDB / DDB则代表该工艺是单扩散中断还是双扩散中断。标准单元的宽度是取决于单元类型的CPP数量，然后与单元边缘的SDB相比，DDB增加了额外的空间。晶体管密度是基于NAND单元和Scand Flip触发器单元以60％/ 40％权重混合而成的晶体管密度的加权平均值。在我看来，这是比较工艺密度的最佳指标，虽然不是完美的方法，但却使设计脱离了方程式。

2020年状态


到2019年底，三星和台积电都开始风险试产5nm工艺，并且这两个工艺都将于2020年投入生产。

台积电5nm在密度方面领先，台积电（TSMC）的5nm工艺的密度提高了1.84倍，而7nm却比三星的5nm工艺高了1.33倍。图5将英特尔的10nm工艺与三星和台积电的5nm工艺进行了比较，因为10nm仍是英特尔在2020年密度最高的工艺。

图五

图5中三星的值是三星已确认的所有数字。台积电M2P是令人难以置信的28nm，这是我们在行业中听说的数字。其余数字是我们估计达到台积电所披露的密度改善目标的估计。

显然，台积电在2020年底的工艺密度领先。

2021/2022的展望


现在情况变得更加难以预计，英特尔的7纳米制程将于2021年开始以2.0倍的缩减率开始增长。三星和台积电（TSMC）都将从2021年开始3nm风险试产。假设Intel能够如愿推荐，他们可能会短暂地具有生产密度优势，但是Intel的14nm和10nm工艺都已经晚了几年。随着COVID 19冲击半导体产业，尤其是美国，这使我认为英特尔在2021年的可能性变得更低。

图6比较了2021/2022的工艺，并假设在三个季度的正负四分之一或者三分之二都可用，我认为这是一个公平的假设。英特尔表示其密度将为10纳米的2.0倍，台积电在2020-Q1电话会议上表示3纳米将比5纳米高70％，因此大概是1.7倍，三星表示3纳米将晶粒尺寸相对于5纳米减少了35％，这相当于达到约1.54倍的密度。

为了使Intel的数字正常工作，我假设有一个具有6 tracks的激进26nm M2P，一个针对FinFET和SDB的激进的47nm CPP。

对于三星，他们已经向SemiWiki公开了用于4nm的32nm M2P，我假设他们使用6 tracks cell将其保持在3nm。对于使用GAA HNS的CPP，他们可以实现40nm和SDB。

在台积电的情况下，他们将5纳米制程缩小了1.7倍，而7纳米制程缩小了1.84倍，而且还碰到了一些物理限制。由于性能原因，他们不希望CPP低于45nm，即使采用SDB，他们也必须非常积极地降低单元高度。通过实施掩埋式电源轨（buried power rail，BPR），他们可以进入5track cell，BPR是一项新的困难技术，因此需要22nm的M2P。坦率地说，这么小的M2P会引起光刻和线路电阻方面的问题，而BPR也是激进的，因此我认为这一过程将具有极大的挑战性，但台积电在执行方面拥有出色的业绩。

图6总结了2021/2022制程

图六

图6中的几个有趣的观察。

尽管三星是第一个加入GAA的公司，但我们认为它们的工艺密度最小，而台积电和英特尔都将使用FinFET来提高工艺密度。三星可能做得比我们预期的要好，但我认为它们不会接近台积电的密度。

另一个关键点是，尽管英特尔正在将其7nm缩小到的2.0倍，但在大致相同的时间，台积电正在将5nm缩小到7nm的1.84倍，将3nm缩小至5nm的1.7倍。坦率地说，我惊讶的是，台积电从5nm到3nm的密度提高了1.7倍，我期待的像是1.44倍，而5 tracks cell和22nm M2P相当激进。我认为Seeking Alpha表征台积电的3纳米缩小1.7倍是令人失望的，但它错过了在1.84倍之上达到1.7倍的要点，而且这种组合远远超出了其他任何人所能做的。

2021/2022之后的下一步我希望英特尔和台积电都采用HNS sheets，而三星将生产第二代HNS。紧随其后的是，这三家公司将在2024/2025年左右建立CFET。所有这些已确认的数字和预测都来自 IC Knowledg–战略成本和价格模型。战略成本和价格模型不仅是公司特定的逻辑和存储技术到2020年代中后期的路线图，还是一个成本和价格模型，可产生详细的成本预测以及材料和设备要求。

结论


台积电今年在其5纳米制程密度上处于领先地位。至于英特尔能否领先，则取决于他们的7纳米制程与台积电3纳米制程的发布时间，届时英特尔有可能会暂时夺回制程密度领先优势，但相信台积电将通过其3纳米制程快速通过它们，道是。每平方毫米超过3亿个晶体管！


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