三星和台积电3nm同年量产,你会选择谁?
原创
滕冉鸿儒宇威利亚
中国电子报
今天
在
三星
宣布
3nm
工艺
投产延迟后不久,
台积电
公开其相关
工艺
“有序推进”。由于多种原因,
三星
和台积电
3nm
工艺
预计将会同在2020年大批量生产,
三星
的
GAA
技术与台积电
FinFET
工艺
究竟谁能获得市场肯定?
GAA
工艺
在
PPA
等方面全面超越
FinFET
工艺
在过去的十年中,基于逻辑的
工艺
技术创新的主要驱动力是
鳍式场效应晶体管
(Fin Field-Effect Transistor,简称
FinFET
)。与标准平面晶体管相比,FinFET可以在
工艺
节点减少时实现更好的性能和电压缩放,从而最大程度地减少了晶体管限制的负面影响。FinFET通过沿垂直方向缩放来增加晶体管的沟道与栅极之间的接触面积,从而实现工作,与平面
设计
相比,它可以实现更快的开关时间和更高的
电流密度
。但是,与平面晶体管一样,FinFET晶体管最终会达到随着
工艺
节点缩小而无法扩展的程度。为了进行缩放,需要增加通道和栅极之间的接触面积,而实现此目的的方法是使用全能栅极(Gate-all-around,简称
GAA
)
设计
。GAA会调整晶体管的尺寸,以确保栅极也位于沟道下方,而不仅在顶部和侧面。这允许GAA设计将晶体管垂直堆叠,而不是横向堆叠。
基于
GAA
可以有多种形式。大多数研究都针对基于纳米线的GAAFET,它们具有较小的沟道宽度并使沟道尽可能地小。这些类型的GAAFET通常用于
低功耗设计
,但很难制造。另一种实现方式是使通道像水平纸一样,增加通道的体积,从而为性能和缩放带来好处。这种基于纳米片的GAAFET被
三星
称为多桥沟道FET或
MBCFET
,它已经成为
三星
公司的商标名称。2019年,三星使用MBCFET的第一代
3nm
工艺
提供其
PDK
的第一个α版本,
三星
称此过程为“3GAE”过程。根据三星给出的数据,下一代
GAA
晶体管可以提高30%性能、减少45%面积、降低50%的能耗。此外由于MBCFET的结构,其不需要额外的区域来提高晶体管速度,纳米片可以垂直堆叠,而无需像
FinFET
那样添加鳍片。在
设计
方面,设计人员可以用
MBCFET
代替FinFET而无需改变尺寸。在制造方面,MBCFET与FinFET具有相同的
工艺
工具和制造方法,实现了流程上的兼容。
晶圆
代工厂对头部客户的争夺愈演愈烈
自
英特尔
2011年商业化
FinFET
工艺
技术后,FinFET体系结构也在持续进行改进,以提高性能并减小面积。但是新一代移动通信、高级辅助驾驶系统、
人工智能
、
大数据
等新应用层出不穷,对芯片的性能提出了更高的要求。在
GAA
工艺
上,
三星
公司抢先进行研发布局。2018年三星公布了被称为多沟道
FET
(multi-bridge-channel FET,简称
MBCFET
)的环绕栅极
工艺
,2019年
三星
为其使用MBCFET的第一代
3nm
工艺
提供其
PDK
的第一个α版本。
在
7nm
、
5nm
技术节点,
台积电
一直处于领先地位,2019年12月
高通
骁龙
865
SoC
芯片采用了
台积电
最新
7nm
工艺
制程。尽管
三星
占据一部分7nm
EUV
订单,不过整体来看台积电在7nm节点,依然拥有最多的客户订单。在7nm、
5nm
已经位于台积电之后的
三星
押宝
3nm
,希望在在这个节点上超越台积电,因此
三星
对
GAA
工艺
给予厚望。此外,
三星
还计划在2030年前投资1160亿美元巩固其半导体巨头地位。
平面
工艺
晶体管的特征尺寸缩小持续了数十年,而
FinFET
工艺
商用至今不到十年,对高性能芯片的追求,致使新制程工艺的更新速度越来越快。未来
三星
能否凭借
GAA
工艺
在
晶圆
代工领域超越
台积电
还要看其
工艺
的
可靠性
、稳定性、一致性以及制造成本等众多因素,应该说
三星
要想凭借
GAA
技术在代工领域超过台积电还有较长路要走。
三星
“弯道超车”还有诸多问题和困难需要克服
三星
押注于
3nm
节点,并希望超越
台积电
成为该节点上最大的
晶圆
代工厂。但目前来看,在技术、市场、商业模式等层面还存在很多问题和困难需要去克服。
技术层面,纳米片可以有效改善
短沟道效应
并能进行灵活的宽度
设计
,但仍然面临N/P平衡控制、减少S/D
寄生电容
所需的的内部隔离层制造
工艺
、叠层结构导致底层纳米片电子迁移效率的下降、金属栅极控制挑战保障Vt一致性等工程化技术问题的挑战。此外,根据
台积电
2019年年度报告披露,公司在
晶圆
代工领域市场占有率超过52%,其中一半的营收来自于先进代工领域(16nm及以下制程
工艺
),
三星
在过去几代技术节点
晶圆
代工技术的能力积累弱于台积电。
市场层面,
7nm
的
设计
成本约为2亿美元,
5nm
的
设计
成本约为4.3亿美元,预计未来
3nm
的
设计
成本将超过6.5亿美元。并非所有的
集成电路设计
企业都需要
3nm
或者更先进的制造
工艺
。在
晶圆
制造领域随着芯片特征线宽的缩小,晶圆的制造成本快速增加,除了
苹果
、
三星
、
英伟达
、
英特尔
、
高通
、
华为
等企业在未来的产品中需要
3nm
甚至更高阶的制造
工艺
,其他厂商不太可能争夺这一细分市场的产能。
商业模式层面,
三星
与很多客户既是竞争对手,又是其零组件供应商,导致很多客户或许无法信赖三星。过去三星所擅长的
DRAM
和
NAND
Flash
是大宗产品,只要将产品达到最大生产经济规模和最低成本,透过不断投资新技术制程,便可以把竞争对手赶出市场,然而
晶圆
代工领域更强调客制化,加上产品繁杂、技术平台多样化,过去成功的商业模式恐难以复制。
滕冉系
赛迪顾问
集成电路
研究中心副总经理
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