CFET会成为未来晶体管的选择吗？

以下文章来源于半导体先进工艺论坛，作者Jerry.Liu

跟踪国内外半导体先进工艺进展，尤其是IMEC发展进程。

简介

将一对或多对NFET和PFET圆柱体纳米线(Nanowire)或纳米薄片（Nanosheet或Nanoribbon）沟道垂直交叉堆叠起来，组成互补全包围栅圆柱体纳米线或纳米薄片场效应晶体管（CFET）器件结构。在CFET器件结构中，nFET和pFET共用一个栅电极作为信号输入端，共用一个漏极作为信号输出端，源电极分别接地和供电电源。器件尺寸可灵活调节以满足不同芯片性能要求。在保留垂直堆叠纳米线或纳米薄片全包围栅场效应晶体管电完整性的同时，又大大节省芯片面积，增强器件驱动电流，提高芯片器件集成度。在低功耗、高性能、高密度的5纳米及以下工艺节点，该器件结构是替换FinFET器件的最优候选者。

历史背景

目前台积电、三星、英特尔、格芯、联电以及中芯国际量产的先进工艺普遍采用基于多栅鳍型场效应晶体管（FinFET）器件结构。跨入公元2020年，CMOS芯片产业在可预见的未来，还将继续沿摩尔定律向5nm，3nm，2nm甚至1nm技术节点挺进，但所面临的技术瓶颈与挑战也是前所未见的。

集成电路芯片工艺与性能跟晶体管器件结构息息相关。5nm以下技术节点，MOS器件特征尺寸继续遵循摩尔定律，持续按比例缩小，基于PN结理论的 MOS场效应晶体管器件弊端就愈加明显：器件沟道长度不断缩小，源漏间距离越来越近。为防止源漏穿通，产业界普遍采用超陡峭源漏浓度梯度掺杂工艺，这将严重限制器件工艺的热预算。此外，由于掺杂原子的统计分布及一定温度下掺杂原子易于扩散的自然属性，纳米尺度范围内制作超陡峭PN结变得异常困难，产生严重的短沟道效应，导致晶体管阈值电压下降，器件栅控能力变差，漏电流增大，功耗增加，严重时器件甚至不能关断，“Transistor”变成了“Resistor”。风光无限的FinFET也变得难以为继。

为消除传统结型（PN结）场效应晶体管器件在纳米尺度范围所面临的技术瓶颈，2005年，原中芯国际肖德元等人提出了一种全新无结（Junctionless，JL）圆柱体纳米线(nanowire)全包围栅（Gate-All-Around, GAA）积累型（AccumulationMode）场效应晶体管器件结构及其制造方法1，如图1所示，不同于传统MOS器件它属于多数载流子导电器件。该无结结构采用全包围栅（Gate-All-Around, GAA）圆柱形纳米线架构，成形为圆柱形的沟道由数目接近无穷的栅控制，器件性能得以优化，按比例微缩得以延续，可有效避免传统多栅FinFET晶体管存在的问题。由于整个结构中不存在PN结，克服了不对称场积聚, 电流流过整个圆柱体沟道, 载流子不会受到不完整界面散射的影响，低噪声，高迁移率，避免了短沟道效应,器件电完整性大为改善。同时由于不需要采用超陡峭源漏浓度梯度掺杂工艺，大大改善了器件工艺热预算，器件性能得到极大提高。2009年，肖德元等人首次发表无结全包围栅圆柱形纳米线器件基于沟道全耗尽的紧凑型模型并推导出该器件的电流-电压方程表达式，2 3并被韩国科学技术研究院及三星学者所引用。4

图 1. 简化的圆柱体全包围栅无结场效应晶体管器件结构示意图

2010年，J. P. Colinge教授研制成功三栅无结场效应晶体管并在《自然》杂志上发表。5从此，半导体界兴起了一股研究无结场效应晶体管的热潮，每年的国际电子器件会议（IEDM）及 IEEE 杂志均有该器件的研究报道。2011年，国立新加坡微电子研究所研制成功无结全包围栅圆柱形纳米线器件，与传统晶体管相比，该器件具有完整的CMOS晶体管功能，接近理想的亚阈值摆幅、极低的漏电流、极低的噪声、更小的迁移率恶化及高可靠性。6三星等国际领先存储器公司已将无结全包围栅圆柱形纳米线器件结构应用于3D V-NAND器件设计与制造。无结全包围栅纳米线场效应管被确认为5nm以下集成电路芯片强有力候选器件。有鉴于圆柱体全包围栅无结场效应晶体管的驱动电流不够强，肖德元和王曦于2009年12月研究发明了“垂直堆叠圆柱体纳米线（Nanowire）和垂直堆叠圆纳米薄片（Nanosheet或Nanoribbon）全包围栅互补场效应晶体管(CFET)”以弥补这一缺陷。

发展历程

2009年12月，肖德元和王曦研究发明“垂直堆叠圆柱体纳米线（nanowire）全包围栅互补场效应晶体管(CFET)”，7将一个NFET和一个PFET圆柱体纳米线沟道垂直交叉堆叠起来，组成互补全包围栅圆柱体纳米线（CFET）器件结构，如图2a所示。在增强器件驱动电流而同时，又大大节省芯片面积，提高芯片器件集成度。2016年IEDM会议上，欧洲微电子研究中心（IMEC）报道了“垂直堆叠圆柱体纳米线全包围栅场效应晶体管” （将两个NFET或两个PFET圆柱体纳米线沟道彼此垂直堆叠起来）研究成果，如图2b所示。8全包围栅器件结构提供了优化的电完整性，使得器件特征尺寸持续按比例缩小；同时堆叠结构能够最大化增强器件驱动电流。

图 2. 垂直堆叠纳米线全包围栅场效应晶体管器件剖面结构图

采用FinFET及纳米线场效应晶体管进行芯片设计，对芯片设计工程师来说是个挑战。因为器件设计不能像以往平面MOS器件那样，根据电路性能要求，器件特征尺寸宽长比（W/L）可以随意连续调节。为进一步提高器件驱动电流及便于芯片设计，2009年12月，肖德元和王曦研究发明“垂直堆叠纳米薄片(nanosheet or nanoribbon)全包围栅互补场效应晶体管(CFET)”，将一个 NFET 和一个PFET圆柱体纳米薄片沟道垂直交叉堆叠起来，组成互补全包围栅圆柱体纳米薄片器件结构。NFET和PFET沟道材料可以采用不同的晶向，甚至是不同的半导体材料，最优化NFET和PFET载流子迁移率，进一步增大器件驱动电流，又大大节省芯片面积，提高芯片器件集成度。如图3a所示。由于对矩形纳米薄片采用了圆角化处理，避免了电场在顶角的聚集及不均匀性。这如同将纳米线在水平方向拉伸将其变成圆角化的纳米薄片。纳米薄片GAA场效应晶体管，同样具备完美的器件沟道电完整性。同时芯片设计师可以根据芯片性能要求，在同一芯片设计中，灵活调节纳米薄片的宽度，也即宽长比。该结构器件既可以设计为工作在有结的反型模式，又可以设计为工作在无结的积累型模式。9 10与“垂直堆叠纳米线全包围栅互补场效应晶体管”相比较，“垂直堆叠纳米薄片全包围栅互补场效应晶体管”将进一步提高器件驱动电流而同时大大节省芯片面积，提高器件集成度。2019年IEDM会议上，Intel报道了将一个n-Si FinFET和一个p-Ge Nanosheet FET垂直堆叠组成互补场效应晶体管（CFET）的研究成果，如图3b所示。

图 3. 垂直堆叠纳米薄片全包围栅场效应晶体管器件剖面结构图

IMEC和Intel在其公布的器件路线图中，已将垂直堆叠纳米线或纳米薄片全包围栅互补场效应晶体管器件列入5nm以下节点芯片优选器件，如图4所示。通过专利检索发现，多达50多篇(其中包括IBM的10项)专利文献引用了肖德元等人的堆叠纳米线或纳米薄片全包围栅场效应晶体管专利及其专利族文献，机构来自国际著名的INTEL、IBM、SAMSUNG ELECTRONICS、UNIV SEOUL NAT R&D FOUND、Globalfoundries及中国科学院微电子研究所等。

图 4. Intel 和 IMEC 半导体器件路线图

图5为IC Knowledge LLC总裁Scotten W. Jones制作的一张关于晶体管密度技术路线图。它和图4 IMEC公布的半导体器件路线图基本一致。

图 5. 晶体管密度技术路线图

CFET是一个具革命性的器件，有可能成为CMOS按比例缩小的终极器件。在 CFET器件结构中, 彼此之间堆叠nFET和pFET纳米线或纳米薄片，构成互补器件。这样做的主要优点是节省面积，提高晶体管集成密度，从而带来功耗和性价比上的好处。

参考文献

1.Deyuan Xiao, Guoqing Chen, Ruojia Lee et al., System and method for integrated circuits with cylindrical gate structures US8884363

2.D. Xiao, M. Chi, D. Yuan, X. Wang, Y. Yu, H. Wu, and J. Xie, “A novel accumulation mode GAAC FinFET transistor: Device analysis, 3D TCAD simulation and fabrication,” ECS Trans., Vol. 18, no. 1, pp. 83–88, 2009

3.肖德元,王曦,俞跃辉等,一种新型混合晶向积累型圆柱体共包围栅互补金属氧化物场效应晶体管,科学通报, Vol.14(54), 2051-2059, 2009）

4.Juan P. Duarte, Sung-Jin Choi, Dong-Il Moon, Yang-Kyu Choi, A Nonpiecewise Model for LongChannel Junctionless Cylindrical Nanowire FETs, IEEE Electron Device Letters, Vol.33, No.2, pp.155-157, 2012

5.Colinge J P, Lee C W, Afzalian A, et al.，Nanowire transistors without junctions, NATURE NANOTECHNOLOGY, 2010, 5(3):225-229

6.P. Singh et al., Gate-All-Around Junctionless Nanowire MOSFET With Improved Low-Frequency Noise Behavior, IEEE EDL, VOL. 32(12), 2011: 1752-1754

7.Deyuan Xiao, Xi Wang，Gate-All-Around CMOSFET devices，US8354721B2，2010

8.M. Karner，O. Baumgartner，Z. Stanojevic.，Vertically stacked nanowire MOSFETs for sub-10nm nodes: Advanced topography, device, variability, and reliability simulations，IEDM 2016

9.Deyuan Xiao, Xi Wang，Hybrid Material Inversion Mode GAA CMOSFET US8350298, 2010

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