千呼万唤始出来，JEDEC固态技术协会终于正式公布了DDR5 SDRAM标准（JESD79-5），标准中指出，DDR5内存的引脚带宽（频率）是DDR4的两倍，首发将以4.8Gbps(标准频率4800MHz)起跳，比末代DDR4的速率3.2Gbps（标准频率3200MHz）增加了50%之多，总传输带宽提升了38%，当前版本标准允许的最高速率可达6.4Gbps（标准频率6400MHz），是DDR4官方峰值的两倍，未来或可扩展至8400MHz左右。

此外容量方面，单颗 DDR5 的容量从16Gbit提升至了64Gbit，是DDR4的四倍，结合die堆叠，可以将多达8个管芯die为一个芯片，单个封装的LRDIMM的容量最终将达到2TB；功耗方面，DDR5电压从DDR4的1.2V降至1.1V，电源效率有所提高，但提升幅度不如DDR4和早期标准。

信源 | AnandTech

为何文章开头要用“千呼万唤始出来”？因为JEDEC固态技术协会早在2017年就开始和各大SDRAM厂商协作，着手起草DDR5 SDRAM标准，并于2018年公布了DDR5 SDRAM技术规范草案，在此之后就一直没有确切的消息流出。电子圈关于“DDR5为何迟迟不普及？”的猜测越来越多，而今天终于等到了正式“官宣”，只是想要一览详情，可能还要花上点钱。

信源 | JEDEC

不过这并不影响我们对DDR5的基础认知，首先来了解一下DDR3/4/5的发展过程。

从DDR3到DDR5 性能升级史

信源 | JEDEC

表征参数之外 DDR5好在哪里

要说不同，除了那些我们可以直观看到的表征参数不同外，DDR5还采用了一些新技术，增加了不少新功能。

信源 | JEDEC

以解析方式为例，DDR4及前代DDR产品中命令和地址信号管脚都是各自独立的，工作时，当片选信号有效，上升沿来临时，DRAM命令接收器将采样所有命令信号并进行解析，同时根据需要采样地址信号来获取地址信息，这意味着所有操作可以在一个时钟周期完成。

而DDR5 却首次采用了命令和地址信号合成一条CA总线和2N模式，将单个命令分两个时钟周期完成，即在第一个上升沿来临之时，先采样CA信号来解析命令，再在第二个上升沿来临之时，采样另一个CA信号来解析地址。表面上看是变复杂了，实际上是DRAM核心时钟速率缺乏进展，为了解决提高容量和速率后VDD管脚增多、电流返回路径变长的无奈之举，这一点也可以从“一个DIMM，两个通道”得到认证。

信源 | Micron

以信号处理为例，DDR5还在 DQ 接收器中引入了决策反馈均衡（Decision Feedback Equalization：DFE），它是一种通过使用来自内存总线接收器的反馈来提供更好的均衡效果来减少信号内部干扰的方法。怎么理解？当数据速率超过3.2Gbps后（DDR5的最高数据速率可达8.4Gbps），码间串扰ISI就会加剧，信噪比的降低可能会导致DRAM焊球处的眼图完全闭合，而目前解决该问题的最佳方法是在DQ接收器中加入DFE。

以功耗为例，如前所述，相较于DDR4及前代产品，DDR5进步不算很大，但值得一提的是DDR5的电压调节方式改变了，从主板移至各个DIMM，由DIMM响应其自身的电压调节诉求，这意味着主板将更加精简，DIMM将因集成稳压器功能变得复杂。

此外，还有很多新技术特性没有列出来，比如片内ECC、写模式命令、DQS 内部振荡器等。有兴趣者可自行查询JEDEC标准。

写在最后

市场方面，按照惯例，DDR SDRAM在硬件完成后需要12到18个月才会出现在终端设备中，以DDR4为例，2012年9月发布标准，直至2014 年底， DDR4内存产品才开始纷纷上市。但有消息称，DDR5今年底就有可能率先用于服务器市场。根据IDC市场研究人员的预测，到2021年，DDR5将占到整个DRAM市场的25%，到2022年将达到44%。

来源：与非网

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