当节点进入3纳米以下时，我们怎样制作芯片？

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如果我们选定的代工厂开始研发5纳米、3纳米工艺，我们最不确定的是未来会发生什么?

即使包括2纳米节点在内的研发似乎正在顺利进行，但挑战以及不确定性一直存在。分析师们称，已经有迹象表明，由于各种技术问题和未预见的大流行疫情，代工厂已将其3纳米生产计划推迟了几个月。COVID-19减缓了这一势头，并影响了IC行业的销售。

反过来，这很可能将路线图推进到3纳米以下。目前的气候并没有阻止半导体产业的发展，如今，代工厂和存储制造商的晶圆厂利用率都相对较高。

与此同时，代工厂和他们的客户一起继续开发3纳米和2纳米技术，这些技术计划在2022年和2024年使用。1纳米及以上的工作也在推进中，但还很遥远。

从3纳米开始，业界希望从今天的finFET过渡到环栅FET。在2纳米甚至更远的时候，工业界正在考虑环栅技术和继续改进。

在这些节点上，芯片制造商可能需要新的设备，例如极紫外(EUV)光刻技术。新的沉积、蚀刻和检验/计量技术也在研究中。

不用说，这里的设计和制造成本是天文数字。IBS的数据显示，3纳米芯片的设计成本为6.5亿美元，而5纳米器件的设计成本为4.363亿美元，7纳米芯片的设计成本为2.223亿美元。谈论这些节点以下芯片的成本还为时太早。

事实上，并非所有设计都需要高级节点。不断上涨的成本促使许多人探索其他选择，比如高级封装。一种可以获得缩放功效的方法是将若干个先进的芯片放入一个封装中。

半导体工程已经开始研究下一代晶体管、制造设备、材料、封装和光子学的发展前景。

新型晶体管和材料

晶体管是芯片的关键组成之一，在器件中提供开关功能。几十年来，基于平面晶体管的芯片是市场上最先进的器件。

在20纳米时，平面晶体管走到尽头。英特尔在2011年转向了22纳米的finFETs，随后是代工厂的16纳米/14纳米finFETs。在finFETs中，电流的控制是通过在一个鳍的三个边上各实现一个栅实现的。

有了finFETs，芯片制造商继续采用传统的芯片缩放技术。但是当鳍宽度达到5纳米时，finFET失去作用，这将发生在3纳米节点附近。因此，在3纳米，2022年开始代工厂希望迁移到下一代晶体管，称为纳米片FETs(nanosheet FETs)。纳米片场效应晶体管属于环栅结构场效应晶体管。

纳米片FETs是finFET的延伸，它是一个侧面有栅的finFET。纳米片将出现在3纳米处，可能延伸到2纳米或更远。

▲ 平面晶体管vs finFETs vs纳米片FET (来源：三星)

还有其他选项也属于“环栅”结构。例如，Imec正在开发一种2纳米的forksheet FET。在forksheet FETs中，nFET和pFET集成在同一结构中。电介质壁将nFET和pFET隔开。这与现有的环栅FET不同，nFET和pFET将应用于不同的器件。

Forksheet场效应管允许更紧密的n-p间距和减少面积缩放。Imec的2纳米forksheet有42纳米的接触栅极间距(CPP)和16纳米的金属间距。相比之下，纳米片有45纳米的CPP和30纳米的金属间距。

互补型场效应晶体管(CFETs)是另一种环栅器件，也是2纳米甚至更远的一种选择。CFETs由两个独立的纳米线FETs(p型和n型)组成。基本上，p型纳米线堆叠在n型纳米线之上。

Imec项目总监Julien Ryckaert在最近的一篇论文中说，“CFETs的概念在于将nFET‘折叠’在pFET器件上，这样就消除了n-to-p分离瓶颈，从而将单元有源区面积减少2倍。”。

CFETs前景被看好。“当人们看到环栅技术，特别是叠层互补纳米线(CFET)和类似技术时，他们认为这些技术为3纳米、2纳米和1纳米逻辑缩放创造了一个拐点，”Lam Research/Coventor计算产品副总裁大卫·弗里德(David Fried)说。“人们正在回顾堆积纳米线的发展以及实现这种转变的下一步措施。这就是人们所认为的可能超过3纳米。我不知道有人在定义该空间中的节点，但这些技术可能会使下一个在3纳米及以下的扩展成为可能。”

不过，CFETs和相关晶体管也面临一些挑战。“问题在于高温工艺，”TEL技术人员的高级成员Jeffrey Smith说。“在高温处理之前，你需要铺设很多金属层。因此，您需要确定CFET触点和互连之间所需势垒金属的最大热极限。”

总的来说，CFETs的发展需要时间，因为今天我们可以借鉴的硅元素很少，还有很多问题需要解决。“CFETs前景看好，但仍为时过早，”IBS首席执行官汉德尔·琼斯(Handel Jones)表示。“一个大问题是，即使栅结构得到增强，我们也需要增强MOL和BEOL。否则，性能提升将受到限制。”

2纳米/1纳米芯片的制造带来了一系列新问题，新的技术和设备将需要跨越各种不同的步骤。这一点在制造过程中应用的薄膜中表现得很明显。

“当你开始深入到小于5纳米厚的自旋涂层沉积层时，你很容易受到表面态的微小变化的影响，”Brewer Science公司技术研究员James Lamb说。“这可能是来自衬底，也可能是来自材料。所以你需要在衬底表面和薄膜表面，没有任何缺陷。这些薄膜的形成是由界面动力学控制，如同自组装工艺，而且很容易受到微小变化的影响。”

从这个角度来看，1纳米的薄膜可能有5到8个原子的厚度。这些薄膜中有许多在30到40个原子厚度之间。

“把它铺平，表面湿处理，让材料附着在表面上，这是一个挑战，”Lamb说。“关键驱动因素是材料的清洁度。如果衬底有任何变化，就会出现局部厚度变化或其他异常。”

新型EUV光刻机

光刻是在芯片上绘制细微特征尺寸的技术，有助于实现芯片的缩放。在3纳米及3纳米以下，芯片制造商可能需要一种新的EUV光刻技术，称为高数值孔径EUV(high-NA EUV)。

作为当今EUV的延伸，高数值孔径EUV仍在研发中。目标是2023年的3纳米，这个巨大的设备既复杂又昂贵。

EUV的重要性有几个原因。多年来，芯片制造商在工厂里使用的是基于光学的193纳米光刻机。在多图形化的帮助下，芯片制造商将193纳米光刻技术扩展到10纳米/7纳米。但是在5纳米，目前的光刻技术已经不能应用了。

这就是EUV的“用武之地”。EUV使芯片制造商能够在7纳米及更高的范围内对最困难的特性尺寸进行图形化。“在13.5纳米波长下使用EUV应该更容易和更可行，”D2S的首席执行官Aki Fujimura说。

EUV一直是一项很难发展的技术。不过，今天，ASML正在生产最新的EUV光刻机。该系统使用13.5纳米波长和0.33NA透镜，可实现13纳米分辨率，通量可达到每小时170个晶圆。

在7纳米，芯片制造商正在使用一种基于EUV的单图形制作方法对这些微小的特征尺寸进行图形化。单图形的EUV将延伸到大约30纳米到28纳米。除此之外，芯片制造商还需要EUV双模式，这是一个很难的工艺。

“即使我们将多模技术应用到EUV上，覆盖也将非常困难，”Brewer Science的高级技术专家Doug Guerrero说。

双图形EUV仍然是5纳米/3纳米或更高的选择，如果它被证明是成本划算的。但为了两面下注，芯片制造商希望采用高NA EUV，使他们能够继续采用更简单的单模方法。

不过，高NA-EUV光刻机很复杂。该系统的特点是一个全新的0.55NA镜头，能够达到8纳米的分辨率。代替传统的镜头设计，高NA工具将使用变形镜头。该镜头在扫描模式下支持8倍放大，在另一个方向支持4倍放大。结果，场面积减少了一半。所以在某些情况下，芯片制造商会在两个不同的掩模上制作一个芯片。然后，将掩模缝合在一起并印刷在晶圆上，这是一个非常复杂的工艺。

还有其他问题。高NA的抗蚀剂不可用。幸运的是，现有的EUV掩模设备可以用于3纳米及以下。

然而，该行业可能需要使用新材料的EUV掩模坯料。反过来，这需要更快的掩模离子束沉积(IBD)设备。Veeco产品营销总监Meng Lee说，“我们正积极与我们的主要客户合作，在我们的IBD系统设计中发布一些高级功能，这些功能将解决3纳米及以后的问题。”

总的来说，高NA面临着几个挑战。“高NA EUV离实现大批量生产还有几年的时间，“Stifel Nicolaus的分析师Patrick Ho说，“ASML可能在2021年开始交付beta系统。但正如EUV告诉我们的那样，beta系统并不意味着大批量生产即将到来。”

分子级工艺

今天的芯片是用各种原子级工艺设备生产的。其中一种叫做原子层淀积(ALD)的技术，一次淀积一层材料。

原子层蚀刻(ALE)是一种相关技术，在原子尺度上去除目标材料。ALD和ALE都用于逻辑和存储。

业界也在为sub-3纳米节点开发高等级版本的ALD和ALE。区域选择性淀积是一种先进的自对准图形技术。结合新的化学和ALD或分子层淀积(MLD)工具，选择性淀积涉及在精确位置淀积材料和薄膜的工艺。理论上，选择性淀积可以用来在金属上淀积金属，在器件的电介质上淀积电介质。

它有可能减少光刻和蚀刻工艺中的步骤。但是，在一系列挑战中，区域选择性淀积仍处于研发阶段。

另一项即将出现的技术是分子层蚀刻(MLE)。“ALE从上世纪90年代就开始存在了，”阿贡国家实验室(Argonne National Laboratory)的首席材料科学家安吉尔·扬古亚斯·吉尔说。“它是基于等离子体的，但是在无机材料方面已经有了发展，涉及到各向同性原子层蚀刻，这就是我们今天的情况。分子层刻蚀是有机/无机材料刻蚀的延伸。对于半导体行业来说，它提供了一种方法来进行各向同性还原，可以用作光刻掩模。”

对于在先进节点上开发芯片，最大的问题之一是器件的选择性生长。另外一个问题是特定材料的移除。因此，芯片中出现的异常现象可以通过某种蚀刻来消除，但在这种几何结构下，留在晶圆上的任何材料都会引起附加的问题，比如掩模上的堵塞物。

“业界一直在研究嵌段共聚物作为一种生产这些紧密图形表面的方法，”Yangaus-Gil说，“当你使用嵌段共聚物的方法时，你会得到非常漂亮的线条，但是它们会有很多粗糙的地方。这一工艺的探索依赖于ALD前体。人们还没有证明你可以选择性地生长掩膜。但是，如果你必须押注下一条路，它可能会朝着这个方向发展。”

过去几乎所有的商业努力都集中在无机材料上，无机材料比有机材料更致密、更薄。但是随着越来越多的有机材料进入制造工艺，事情变得更加复杂。

“在各向同性和发布的掩模的饱和值之间会有折衷，在这个工艺中，尽管材料的密度较低，但厚度更高，”Yangaus-Gil说。“对于MLE，我们正在做的是从表面释放一种特定的键。您需要记住的是，各个层的顺序如何，以及这如何影响您在MLE工艺中针对的键的可访问性。”

工艺控制挑战

检验和计量也很重要。检验使用各种系统来发现芯片中的缺陷，而计量学是测量结构的艺术。

检验分为光学和电子束两类。光学检测工具速度很快，但也有一定的分辨率限制。电子束检测系统有更好的分辨率，但速度较慢。

因此，业界一直在开发多光束电子束检测系统，理论上可以在更高的速度下发现最难发现的缺陷。

ASML开发了一种电子束检测工具，有9根光束。然而，芯片制造商想要一种具有大量光束的设备来加速这一工艺程。目前还不清楚该行业是否会推出这些设备。这项技术仍然面临许多挑战。

计量学也面临一些挑战。如今，芯片制造商使用各种各样的系统，如CD-SEM、光学CD和其他系统来测量结构。CD-SEM采用自上而下的测量方法。光学CD系统使用偏振光来表征结构。

十年前，许多人认为CD-SEM和OCD会失去动力。因此，该行业加速了几种新计量类型的发展，其中包括一种称为临界尺寸小角X射线散射(CD-SAXS)的X射线计量技术。CD-SAXS使用来自小波束的可变角度透射散射来提供测量。X射线的波长小于0.1纳米。

这是一种非破坏性技术。从概念上讲，CD-SAXS是一个非常简单的度量。一个X射线源通过一个周期性纳米结构的样品发射一束聚焦的X射线束，X射线照相机拍摄散射X射线的图像。然后对一系列入射角重复测量，”NIST材料工程师Joseph Kline说。“这种周期性导致了与蛋白质晶体学相似的单晶散射。然后反求散射图样，得到周期结构电子密度分布的平均形状。散射计算是一个傅立叶变换，因此对于大多数结构来说，它的计算非常简单。CD-SAXS可以解决CDs、CD中的无序以及层间电子密度的差异(这可能与成分有关)。CD-SAXS与传统OCD相比的主要优点是光学常数是与尺寸无关的原子性质，波长小，分辨率高，避免了OCD存在的许多参数相关性问题，计算也简单得多。CD-SAXS还可以测量埋层结构和光学不透明层。”

多年来，一些实体已经用CD-SAXS展示了有希望的结果。不过，在某些情况下，X射线是由研发机构的大型同步加速器储存环产生的。

这对一家工厂来说是不切实际的。对于FAB设备，CD-SAXS需要紧凑的X射线源。有几家公司出售这些设备，主要用于研发。英特尔、三星、台积电和其他公司在实验室里都有CD-SAXS设备。

基于FAB的CD-SAXS的问题是X射线源有限且速度慢，这会影响同量。”CD-SAXS为您提供了很好的配置文件。VLSI Research首席执行官丹·哈奇森(Dan Hutcheson)说，“因为它穿透了衬底，你可以看到不同材料的层。“这是一种像光学散射测量一样的散射测量技术，但速度很慢。”

成本也是一个问题。“可能要贵5倍或10倍，”VLSI Research总裁Risto Puhakka说，“与光学相比，拥有成本很高。”

因此，芯片制造商预计在一段时间内不会将CD-SAXS插入在线监测流程中，至少在逻辑方面是这样。Puhakka说，“我们通常的预测是在未来五年。”

CD-SAXS正在内存方面取得进展。如今，在研发方面，存储器制造商正在使用这项技术来表征硬掩模和高宽高比结构。

“对于存储来说，结构是很深的。分散性很好，因此有一个明确的时间表。”布吕克公司产品管理总监保罗·瑞安说，“就逻辑而言，这项技术仍处于概念阶段，预计X射线强度将面临挑战。”

幸运的是，CD-SEM和OCD已经扩展到了比以前想象的更远的范围，并且今天正在使用。也可使用其他X射线计量类型。但它们会永远延续下去吗?

向封装迁移

IC缩放，这是传统的推进设计的方法，依赖于在每个节点上微缩不同的芯片功能，并将它们集成到一个单片芯片上。但是对于许多人来说，集成电路节点的扩展变得过于昂贵，而且每个节点的性能和功耗优势都在降低。

“从经济角度看，现在有多少公司能买得起处于最前沿的硅?这个数字正在缩小，”UMC商业管理副总裁Walter Ng说。“对于非常、非常高绩效的市场，总会有这种需求。但在供应链上，从量的角度来看，鸿沟在中间裂开。最前沿的产品总有一天需要7、5甚至3纳米，但很多人都放慢了脚步。”

虽然缩放仍然是新设计的一个选择，但许多人正在寻找替代品，如先进封装。芯片是另一种的异构集成形式。

封装越来越成为一个可行的选择，这里有几个原因。例如，虽然面积很重要，特别是在人工智能应用中，芯片的速度取决于高度冗余的处理元件和加速器阵列，每个新节点的最大好处都来自于架构变化和软硬件协同设计。与使用一个高速接口垂直传输相比，从一个大芯片的末端到平面另一个细导线的传输时间更长。

这促使封装厂和代工厂通过改善器件之间的连接和提高封装本身的密度来进一步提高封装器件的速度。

台积电将芯片嵌入前端封装(FEOL)就是一个很好的例子。这家代工厂计划将先进的混合键合技术应用于它所称的集成芯片系统(SoIC)。

这将比使用硅介质将芯片连接在一起还要快，这是目前这种方法的最新技术。但硅中间层也可以作为光子学的波导，无论是封装内还是在封装之间，这为这种方法增加了另一种选择。

“现在，你可以看到一个服务器场中的光纤，这是东西向的流量，”ASE负责业务开发的高级副总裁Rich Rice说。“您将看到背板被更换。光纤不是通过一个模块，而是直接到达服务器，最终到达开关打开的那个封装。它仍有许多发展要走，但我们会看到外面的公司正在试图进来做最新的事情。这将加速光子学的应用。它将拥有更多的带宽，而且随着我们开始看到更多的大容量解决方案，它将变得更便宜。”

光的优点是它比通过铜线发送电信号所需的电力更少。“这仍然是未来的一条出路，但也有公司在研究传输光的中介器，”Rice说。“在那之后，你就可以用它与芯片接口了，只需把这些光信号送入封装的一面就可以了。”

当然，说起来容易做起来难。光信号会随着热的升高而漂移，所以需要校准滤波器来考虑这种漂移。此外，波导的侧壁粗糙度也会使它们中断。另一方面，光封装不再只是一个遥远的研究项目。

先进封装还有其他优点。模拟电路可以在任何一个理想的节点上开发，并且可以重复使用，而不必担心这些器件的缩小。

此外，该行业还在继续改进功率半导体的封装。例如，在碳化硅中，供应商将SiC功率MOSFET和其他组件集成到功率模块中。SiC本身比硅具有更高的击穿场和更高的热导率。

▲ SiC MOSFET (来源：Cree)

“我们和其他人正在研究的是如何优化模块，以充分利用碳化硅，你必须知道你在用一个电源模块做什么，”Cree的CTO John Palmour在最近的一次采访中说，“与硅相比，碳化硅的转换速度非常快。你需要在封装中做很多事情才能真正发挥它的性能。换言之，如果您使用硅的标准功率模块设计，您只会获得SiC应有性能的一半左右。”

结论

工艺节点迁移到3纳米不再是遥远的事，尽管可能需要比预期更长的时间。2纳米也是如此。

除此之外，目前还不清楚1纳米会发生什么。CFETs可能是一条出路。另一方面，芯片扩展可能会到此结束，或者可能会局限于小型的高性能、高度特定的芯片或需要极高密度的芯片。

不过，在短期内，多种多样的技术仍有发展空间，因为没有一种技术可以处理所有的应用。

编译：韩继国

来源：智慧产品圈（ID：pieeco）

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