3nm的EUV挑战
来源：内容编译自「semiengineering」，作者：Mark LaPedus,谢谢。
芯片行业正在为3nm及更高波长的极紫外（EUV）光刻下一阶段做准备，但挑战和未知因素仍在堆积。
在研发中，供应商正在研究各种新的EUV技术，例如扫描仪，抗蚀剂和掩模。这些是到达将来的过程节点所必需的，但是它们比当前的EUV产品更加复杂和昂贵。例如，ASML正在开发新的EUV扫描仪，包括下一代系统，其单价超过3亿美元。到目前为止，还不清楚这些系统是否会按时到达。
今天，与此同时，三星和台积电已经在7nm和5nm生产中使用了当前的EUV，英特尔正准备首次部署它。EUV光刻扫描仪位于晶圆厂中，可以在波长为13.5nm的芯片上对特征进行图案化。EUV和其他设备可帮助芯片制造商减少每个节点的芯片特征尺寸，从而将更多的晶体管封装在芯片上。
三星和台积电正准备将EUV用于3nm，计划于2022年使用，并随后用于2nm生产。此外，DRAM供应商正在将EUV转移到1nm节点的生产中。除此之外，未来是阴暗的。开发下一代EUV技术是一项艰巨的任务。
在设备方面，不确定芯片缩放将持续多长时间以及它将发生多快。1nm节点正在规划中，但目前尚不清楚这是否现实。业界有可能实现1nm及以上的规模扩展，但芯片制造商也正在利用先进的封装选项来避开赌注。
他们也正在推进EUV的下一阶段。发展情况如下：
明年，ASML将提供其当前EUV扫描仪的升级版，并且已在路线图中添加了另一个系统。
ASML已为其下一代EUV扫描仪发布了新路线图，称为高NA EUV。
新的EUV抗蚀剂和掩模正在研发中。
一些供应商正在开发与EUV相关的新设备。
新型EUV扫描仪
在通用处理流程中，芯片制造商设计IC，并将其转换为文件格式。然后，在光掩模设备中，根据该格式生产掩模。掩模是IC设计的主模板。
在晶圆厂中，将掩膜和晶圆插入光刻扫描仪中。光致抗蚀剂，一种感光材料，被施加在晶片上。在操作中，扫描仪产生光，该光通过一组投影光学器件和系统中的光罩传输。然后，光撞击抗蚀剂，在晶片上形成图案。
多年来，芯片制造商一直使用基于光学的193nm波长光刻工具来图案化芯片中的高级功能。通过多次构图，芯片制造商将193nm光刻技术扩展到了7nm。但是在5nm，使用这些技术太复杂了。
HJL光刻技术负责人哈里·莱文森（Harry Levinson）表示：“原则上，您可以使用光学光刻来完成任务。但是，如果您只是算出要尝试执行的掩模步骤的数量，例如一个5nm晶圆代工厂，那就超过了100个掩模步骤。由于许多原因，这是行不通的。”
这就是EUV的适合之处。经过多年的延迟，EUV光刻终于在生产中。EUV简化了工艺，并使芯片制造商能够在7nm及以上工艺中图案化最困难的功能。今天，芯片制造商正在使用ASML最新的EUV扫描仪NXE：3400C进行生产。集成了具有13nm分辨率的0.33数值孔径（NA）透镜，该系统的每小时处理量为135至145个晶圆（wph）。
EUV很复杂。在操作中，产生激光脉冲。在系统中，脉冲高速撞击锡滴，形成光子。光子从扫描仪内的多个反射镜上反弹。然后，光子从掩模反射并反射到晶片上以进行构图。
EUV有效，但是此过程有时会导致随机性或不必要的变化。如果在此过程中发生意外，EUV可能会导致芯片中随机产生的缺陷。
在EUV工艺中，颗粒会落在掩模上，从而在晶片上引起印刷引起的缺陷。这就是芯片制造商想要防护膜的原因，防护膜是覆盖并保护面罩的薄膜。但是EUV防护膜仍未准备好，没有它们的芯片制造商已投入生产。
正常运行时间是另一个问题。最新的193nm扫描仪的吞吐量高达295 wph，而无需停机。EUV的平均正常运行时间为84％，但90％以上的情况很常见。ASML产品经理Eric Verhoeven在最近的演讲中说：“平均值和方差都需要进一步改善。”
尽管如此，在2018年，仍插入了ASML的0.33 NA EUV扫描仪以进行7nm生产。芯片制造商正在使用7nm的EUV图案化间距从40nm开始的芯片特征。
供应商正在使用基于EUV的单一图案化方法。想法是将芯片特征放在一个掩模上，并通过单次光刻曝光将其打印在晶圆上。
芯片制造商希望尽可能扩展EUV单一图案，因为这是一个简单的过程。EUV单一图案在32nm至30nm间距处达到极限，代表大约5nm节点。
在大约3nm节点上，芯片制造商需要寻找新的选择。第一种选择是EUV双重图案化。对于第二种选择，ASML正在开发高NA EUV扫描仪，这是一个全新的系统。ASML的高NA EUV系统仍在研发中，其新型0.55 NA镜头具有8nm分辨率。
但是高NA系统是复杂且昂贵的，在fab中提出一种新工具存在一些风险。此外，该系统将无法在2022年用于3nm的初始阶段。High-NA有望在2024年投入生产。
因此，芯片制造商别无选择，只能部署EUV双图案。在双重图案化中，您将芯片特征拆分为两个掩模，然后将其打印在晶圆上。这既复杂又昂贵，但这也是晶圆厂已经掌握的东西，因为EUV延迟了这么长时间。
布鲁尔科学公司（Brewer Science）的高级技术师道格·格雷罗（Doug Guerrero）说：“这类似于采用193nm浸没并进行多次图案化所完成的工作。毫无疑问，这将是EUV的第一条道路。已经有一些小组在研究EUV多重图案化策略。此外，进步将不是过去的线性发展。”
EUV双图案化需要在晶圆厂中执行更多处理步骤，这会影响扫描仪的吞吐量。因此，芯片制造商需要更快的EUV系统。作为响应，ASML在其路线图上又增加了两台0.33 NA EUV扫描仪。这些升级的系统是当前扫描仪的更快版本。
第一个系统称为NXE：3600D，吞吐量为160 wph。该工具计划于2021年中推出。下一个工具的吞吐能力为220 wph，计划于2023年推出。
在某些时候，EUV多重图案将变得太复杂。因此，芯片制造商一直在追求3nm及更高波长的高NA EUV。这将使他们能够恢复到更简单的单模式方法。ASML高级首席架构师Jan Van Schoot表示：“高NA降低了流程的复杂性。“通过消除多次曝光，总图案形成成本降低了10％以上，晶圆循环时间降低了20％以上。”
第一个称为EXE：5000的高NA工具，吞吐量为185 wph，计划于2022年推出。ASML已在路线图中添加了新的高NA系统。EXE：5200是预计于2024年推出的更快版本。
高NA不同于当前的EUV扫描仪。高倍数值孔径工具取代了传统的镜头，而是结合了变形镜头，在一个方向上支持8倍放大，在另一个方向上支持4倍放大。因此，字段大小减小了一半。在某些情况下，芯片制造商会在两个掩模上处理芯片。然后，将掩模缝在一起并印刷在晶片上，这是一个复杂的过程。
将高净资产投入生产是一项艰巨的任务。布鲁尔科学公司的格雷罗说：“对于挑战，简短的答案就是一切。在我看来，多层堆叠方法上的传统抗蚀剂甚至可能不是图案化方法。可能需要新的无阻工艺。成本是另一个问题。如果现在有五个人负担得起EUV，那么有多少人将能够购买高净值工具？”
根据KeyBanc的数据，一台高NA值的扫描仪每个系统的成本约为3.186亿美元，而如今的EUV扫描仪的成本为1.534亿美元。
新的抗蚀剂工艺
除扫描仪外，查看EUV生态系统的其他部分（即光刻胶以及如何将其沉积在晶片上）也很重要。
这发生在构图过程之前。在流程中，将晶圆插入称为涂布机/显影机的系统。该系统将光致抗蚀剂材料倒在晶片上。旋转晶片，使抗蚀剂覆盖晶片。
从那里，晶片被传送到光刻扫描仪以进行图案化。然后，将晶圆移至晶圆厂中的其他设备进行处理。
但是，EUV抗蚀剂基于两种技术-化学放大抗蚀剂（CARs）和金属氧化物。EUV拒绝当前节点的工作，但仍有改进的空间。
“目前在0.33 NA EUV暴露量中的基线是有机CAR。有机抗蚀剂会遭受抗蚀剂模糊的影响，这会限制扫描仪提供的图像的分辨率。简而言之，有机抗蚀剂无法捕获当今EUV扫描仪提供的本质上更好的光子图案，甚至与高NA EUV的最低分辨率用例都相去甚远。” Lam Research技术董事总经理Richard Wise说。“旋转金属氧化物材料已经证明了十多年来与有机CAR相比具有更高的吸收率并改善了抗蚀剂模糊。然而，尽管分辨率有所提高，但这些材料仍在努力创建具有晶圆厂旋涂技术所需的适当稳定性和缺陷性的系统。”
还有其他问题。“ EUV光刻的图案缺陷仍然是一个问题，其高分辨率性能尚未得到充分利用。为了在未来进一步缩小半导体的尺寸，主要的问题是如何减少这些缺陷。” TEL的工艺工程师Makoto Muramatsu表示。其他人为这项工作做出了贡献。
在本文中，TEL讨论了解决问题的方法，至少在流程的上衣/开发人员部分。对于使用CAR的线条和空间，TEL描述了一种新的冲洗和底层优化技术。该技术可以防止图案塌陷，从而提高纵横比。反过来，这改善了线宽粗糙度，并提供了更大的蚀刻余量，以实现更好的图案转印和更好的缺陷预防。
金属氧化物抗蚀剂也存在涂料/显影问题。在含金属层的制造过程中，晶片的斜面和底部会被污染。TEL为其涂布机/显影机开发了一种防止金属污染的新技术。已经开发了一种新的曝光后烘烤（PEB）模块，以提高CD的均匀性。
在旋涂中，还有其他问题。在该过程中，大多数抗蚀剂材料从晶片上掉落并被浪费掉。有一个解决方案。在研发中，Lam正在开发一种干抗蚀剂技术，该技术可能会取代涂布机/显影剂。在Lam的技术中，化合物在沉积系统中进行处理，这又产生了新型的金属EUV抗蚀剂。代替旋涂，将抗蚀剂沉积在沉积系统中的晶片上，这减少了晶圆厂中的抗蚀剂浪费。
干抗蚀剂工艺可用于当今的EUV和高NA。Lam的Wise说：“干光阻剂打破了湿阻剂在分辨率，稳定性或缺陷率方面的权衡。” 通过在曝光前不久在干燥的处理室中形成抗蚀剂，我们能够专注于光敏性而不是溶液的稳定性。通过在干燥环境中加工材料，我们不受材料限制的影响，例如影响湿抗蚀剂的粘度和附着力。”
新的掩模和坯料
光掩模是光刻难题中的另一个重要组成部分。当今的传统光学掩模由玻璃基板上的不透明铬层组成。
相反，EUV掩模在基板上由40到50个硅和钼的薄交替层组成。这导致厚度为250nm至350nm的多层堆栈。在堆叠上，有一个基于钌的覆盖层，然后是一个基于钽材料的吸收剂。
EUV掩模适用于7nm和5nm。但是在3nm及以上的波长，将需要新的EUV掩模类型。在当今的EUV面罩中，吸收体是类似于3D的特征，突出在面罩顶部。在操作中，EUV光线以6°角入射到面罩上。反射可能会在晶圆上引起阴影效应或光掩模引起的成像像差。此问题被称为“蒙版3D效果”，可能导致不必要的图案放置偏移。
图1：EUV掩模的横截面。资料来源：Luong，V.，Philipsen，V.，Hendrickx，E.，Opsomer，K.，Detavernier，C.，Laubis，C.，Scholze，F.，Heyns，M.，“镍铝合金替代EUV”面罩吸收器”。科学 （8），521（2018）。（Imec，鲁汶大学，根特大学，PTB）
为了减轻这些影响，该掩模需要更薄的吸收体。在EUV掩模中，钽吸收层的厚度为60nm。您可以使它更薄，但是达到50nm的极限，这不能解决蒙版效果。
因此，业界正在开发两种新的EUV掩模类型-高k和相移。仍在研发中，高k EUV掩模类似于当今的EUV掩模。业界正在使用钽等其他材料代替钽吸收剂。较薄的镍吸收剂可以减轻掩模效应，但是这种材料很难使用。
也在研发中的相移EUV掩模类似于现有的EUV掩模。不同之处在于，所谓的“低n”材料将代替钽用作吸收器。
在相移过程中，来自扫描仪的光会撞击到掩模上。某些但并非全部光线都被遮挡了。“它不会阻挡的东西与其余的光线是异相的。您将获得此相位干扰效果，并且它变得更暗。这往往会使您的图像更好一些，更陡峭，对比度更高。” Fractilia的首席技术官Chris Mack说。
尽管如此，制造所有类型的EUV掩模是一个具有挑战性的过程。在掩模生产中，第一步是创建基板或掩模坯料。由掩模毛坯供应商制造，毛坯用作掩模的基本结构。
图2：EUV掩模的制作。资料来源：Sematech
为了使EUV掩模为空白，供应商使用了离子束沉积系统。在操作中，将基板放置在系统中。然后产生一个离子束，将硅和钼的交替层沉积到基底上，从而形成多层EUV掩模毛坯。
这里有一些挑战。Veeco工艺工程经理Katrina Rook表示：“随着EUV进入批量生产和更高节点的要求，对改善多层特性（如EUV反射率，中心波长均匀性和有效镜面深度）的需求不断增加。，在论文中。理想的Mo / Si多层膜的理论最大反射率为73％，而实验值未超过67％至69％。各个Mo和Si层之间的界面质量被认为对获得最佳EUV反射性能至关重要。”
Veeco在EUV掩模坯料中发现，界面层的粗糙度值为80至90皮克，混合层厚度为0.5nm至1.9nm。Veeco认为，粗糙度不会影响反射率，但是材料的混合会导致反射率下降约4％。
有一个解决方案。通过调整沉积工具，Veeco可以将混合深度降低20％至30％。这可以将多层堆叠中的反射率提高1％至3％。
一旦开发出EUV面罩毛坯，就可以使用光化和光学检查系统检查其缺陷。光化检查使用与EUV扫描仪相同的13.5nm波长。
EUV掩模制作
完成掩模空白后，将其运送到制造光掩模的光掩模供应商。对毛坯进行构图，蚀刻，修复和检查。最后，将防护膜安装在掩模上。
在掩模制造中，关键步骤是构图。一个称为电子束掩模写入器的系统会根据给定的IC设计在掩模上创建或写入图案。最常见的蒙版编写器系统是基于可变形状束（VSB）技术的单束电子束工具。在操作中，将掩膜插入系统中，电子以子弹的形式撞击掩膜。这继而将掩模图案化为矩形形状。
基于VSB的掩模编写器是用于对传统光学掩模进行构图的主要工具。但是EUV掩模具有更小，更复杂的功能，而VSB太慢而无法对其构图。
因此，该行业需要一种新的掩模写入器技术，即多光束掩模写入器。IMS正在交付这些工具，而NuFlare正在开发一种。这些系统利用262,000个微小的子束来加快EUV掩模的写入时间。多光束工具的写入时间是恒定的，需要花12个小时左右的时间来图案化所有掩模。
这不是EUV掩模需要多光束掩模写入器的唯一原因。D2S首席执行官Aki Fujimura表示：“另一个原因是需要更精确的抗蚀剂，尤其是对于EUV，而且还需要用于高级节点的193i掩模。” “更精确的抗蚀剂较慢，这意味着需要更多的能量来曝光它们。为了使这种掩模足够快地写入，需要在较短的时间内施加高能量，这可能会导致散热问题。多光束掩模的热问题较少，这是因为与VSB相比，任何给定曝光的能量在更大的面积上都比VSB分散得多，并且随着时间的推移，整个掩模版上的热能分布也更多。”
在构图工艺之后，掩模要经历单独的计量，蚀刻和检查步骤。如果掩模有缺陷，光掩模制造商可以使用掩模修复系统修复其中的一些或全部。掩模修复工具有两种类型，电子束和nm加工。两者是互补的。
电子束掩模修复工具供应商Zeiss的产品经理Michael Waldow说：“光掩模修复工具必须与半导体行业不断缩小的特征尺寸保持一致。” “另一个挑战是引入新的EUV PSM或高k EUV光掩模。”
在电子束修复工具中，将面罩插入系统中。在工具内部，电子束击中了掩模上的缺陷。光束与前体分子相互作用，后者可以修复不透明和透明的缺陷。
对于5nm及以上，蔡司正在开发下一代掩模修复工具。该系统定于2021年上市，并装有新的400伏电子束柱。该系统可以修复掩模上最小至60nm半间距的缺陷以及10nm或更小的挤出。它可以修复桥梁，断线缺陷和紧凑的挤出。
同时，掩模修复工具的供应商布鲁克也正在开发下一代nm加工掩模修复系统。基本上，nm加工工具使用基于AFM的金刚石尖端来修复掩模缺陷。
布鲁克公司技术与产品开发总监杰夫·勒克莱尔说：“对于这些先进的掩模，nm加工和其他物理维修工艺将继续是掩模维修工艺的关键部分。这些工艺的材料独立性对于去除掉落物和其他残留的软缺陷污染至关重要，因为材料特性通常是未知的。在解决新材料组的硬缺陷方面，材料独立性也是一个优势，因为有效的硬缺陷修复所需的附加工艺开发最少。
结论
如今，EUV已在7nm和5nm处投入生产。将EUV带到下一个节点不是一件容易的事。这里必须有许多活动部件。
但是，即使一切都按计划进行，EUV在3nm及以上工艺仍将保持复杂和昂贵，目前尚不清楚有多少芯片制造商能够负担得起。毫无疑问，它将是少数几个。
福利
