以下文章来源于SiP与先进封装技术 ,作者Suny Li
SiP、先进封装、微系统,原创观点分享,设计仿真交流,发展前景预期~~
本文转载自SiP与先进封装技术微信公众号
导 读
Suny Li ~1
Johanna Swan ~1
从标准封装,到嵌入式多芯片互联桥EMIB,更多的芯片被包含到封装中,凸点间距也越来越小,从100um变为55-36um。
在今年 ECTC 上 Intel 发表了一篇关于混合键合技术的论文,这是一种在相互堆叠的芯片之间获得更密集互连的方法,并可实现更小的外形尺寸。下图左边的技术,被称为 Foveros,凸点间距是 50 微米,每平方毫米有大约 400 个凸点。对于未来, Intel 要做的是缩减到大约 10 微米的凸点间距,并达到每平方毫米 10,000 个凸点。
Hybrid Bonding 技术可以在芯片之间实现更多的互连,并带来更低的电容,降低每个通道的功率,并让我们朝着提供最好产品的方向发展。
下图是传统凸点焊接技术和Hybrid Bonding 混合键合技术的比较,混合键合技术需要新的制造、操作、清洁和测试方法。混合键合技术的优势包括:有更高的电流负载能力,可扩展的间距小于1微米,并且具有更好的热性能。
Hybrid Bonding 混合键合技术与传统的凸点焊接技术不同, 混合键合技术没有突出的凸点,特别制造的电介质表面非常光滑,实际上还会有一个略微的凹陷。在室温将两个芯片附着在一起,再升高温度并对它们进行退火,铜这时会膨胀,并牢固地键合在一起,从而形成电气连接。混合键合技术可以将互联间距缩小到10 微米以下,可获得更高的载流能力,更紧密的铜互联密度,并获得比底部填充胶更好的热性能。
当然,混合键合技术需要新的制造、清洁和测试方法。为什么更小的间距会更有吸引力?Intel 正在转向Chiplet的设计思路,开始将SoC分解成 GPU、CPU、IO 芯片,然后通过SiP技术将它们集成在一个封装内;然后,通过Chiplet技术,更小的区块拥有单独的 IP,并且可以重复使用,这是一种非常优秀的技术,可根据特定客户的独特需求定制产品。
Chiplet 技术改变了芯片到芯片的互联, 更多的芯片间互联需要更高的互联密度,因此需要从传统的凸点焊接转向混合键合。
此外,我们面对另一个挑战,就是如何将这些芯片组装到一起,并保持制造流程以相同的速度进行。现在有更多的芯片需要放置,能否在一次只放置一个芯片的基础上以足够快的速度加工?解决方案是批量组装,我们称之为自组装Self-Assembly技术。
Suny Li ~2
Johanna Swan ~2
Chiplet我们也用术语 tile(区块)来描述,Chiplet 很重要,它能够帮助我们获得小的独立的 IP,一旦拥有独立的 IP,就可以混合在众多产品中,重用率非常高,可以根据需要对集成到封装中的产品进行深度定制。
我认为定制是实现下一阶段异构集成的真正原因,因此,获得更多不同制程节点的IP 组合,在不同的制程或节点进行异构集成,可以为客户进行深度定制。
Suny Li ~3
Johanna Swan ~3
Suny Li ~4
Johanna Swan ~4
Suny Li ~5
中国封装测试企业也很多,市场占有率也在逐步扩大,但目前技术先进性还达不到英特尔、三星的水平,英特尔封测技术领先的原因是什么?您认为如何提升中国的封测技术研发?
Johanna Swan ~5
Suny Li ~6
在过去半导体制造公司和半导体封装是分开的,现在,很多芯片制造工厂正试着发展半导体封装测试技术,所以我想知道您对于今后半导体制造、半导体封装测试的走向有哪些预判?
两者是否会走向融合或者会发展成为什么样的共存模式?
Johanna Swan ~6
Suny Li ~7
在IDM 2.0战略当中,先进封装充当了一个什么样的角色? Intel 所具有的先进封装技术,是否会全面开放给未来的代工业务?在IDM2.0之后,Intel 在先进封装上有哪些规划?
Johanna Swan ~7
Suny Li ~8
Johanna Swan ~8
Suny Li ~9
摩尔定律逐渐式微,当前SiP封装技术被作为半导体封装的新突破,服务器中的CPU和FPGA也需要高端SiP,请问英特尔怎么看待SiP封装技术?是否会在SiP这块进行布局?
此外,Intel 的 EMIB、CO-EMIB和 Foveros 技术可以看作系统级封装技术吗?
Johanna Swan ~9
我认为SiP系统级封装肯定会继续。SiP技术包括我前面提到的2D、2.5D和3D架构。有时人们认为系统级封装是3D异构集成的一部分,实际上,它不仅仅如此,系统级封装更强调系统的有效性。
EMIB、CO-EMIB和 Foveros 技术都有助于构成系统级封装的一部分,系统级封装更强调系统在封装内的实现,我们做居里模块 (Curie modules) 的时候就在封装内实现了系统。
SiP系统级封装可以包括许多不同的东西,并完成系统的功能。很明显,2D、2.5D 和 3D 都是可以成为系统级封装的实现方式。
Suny Li ~10
Johanna Swan ~10
从传统封装到先进封装,这是一个连续体还是有一个明确的界限?我认为“先进封装”的名称就意味着它是技术进步的连续体。
我不确定有明确的分界线将先进封装和传统封装区分,之所以有先进封装这个术语,是因为我们需要堆叠芯片并将其互联,这是对 EDA 工具的新的需求,而不是传统上将芯片放在有机封装上,那是传统EDA工具需要处理的。
现在,我们有了额外的层,额外的 3D 维度,并需要在此基础上进行优化。
我们面对这样一个事实:随着先进封装的连续性继续下去,我们的EDA工具会变得更加复杂,需要整个生态系统来使这一切聚集在一起并优化,并带给我们的更好的性能。
Suny Li ~11
Johanna Swan ~11
我想如果你问的是从 3D 角度来衡量电子集成水平的概念,我认为这是尝试量化你所提供的概念一个非常好的方法。
我认为,我们的机会是对工程师以及新技术来说,提供每毫米立方体更多的功能。
所以,我很喜欢你提出的这个概念,我们知道有一个三维空间,我们可以开始在三维空间探索更多。我认为这是一种思考方式,我非常欣赏这样的思考方式。
Suny Li ~12
Johanna Swan ~12
Suny Li ~13
当我们谈论异构计算时,我们是说异构计算是CPU、GPU、FPGA等不同架构的差异化,还是异构计算是采用异构集成的先进封装而构成?
Johanna Swan ~13
我不确定我能否做出明确的区分。正是因为我们将这些不同的制程节点结合在一起来驱动这个连续统一体,我们称之为封装。
因此,他们是在一起的, 我们并没有真正解耦它们。要实现这一点,所有这些不同的制程优化和协同工作正在推动我们的先进封装并创建这种异构集成。
Suny Li ~14
Intel 的混合键合(Hybrid Bonding)技术等先进集成封装技术目前是否有一些局限性?如何在未来进行解决?
Johanna Swan ~14
有不同的方式来进行混合键合 (Hybrid Bonding),有晶圆对晶圆WoW,芯片到晶圆CoW。总的来说,行业仍在努力提高技术成熟度,以实现批量制造。需要行业来推动芯片到晶圆的混合键合,以实现大批量生产,这就是我们行业所处的阶段。
另一个关键是洁净度。毫无疑问,混合键合是一种物理技术,在键合过程中,必须保持高的洁净度。我们在室温下进行,这是混合键合有优势的一点。但是,必须保持非常非常的干净,这和传统封装要达到的清洁度是不同的。当我们采用这些先进封装技术时,必须要关注洁净度问题。
Suny Li ~15
最后一个问题,您认为,在接下来的发展当中,是否会出现新的封装形势?
Johanna Swan ~15
总 结
通过和 Intel 院士Johanna Swan的深入交流和沟通,我们可以得出以下几点结论:
1)未来先进封装中,互联的密度会更大,界面间连接的凸点间距会缩小到10um 以下,每平方毫米的凸点数量会超过10,000个。
2)混合键合技术Hybrid Bonding在高密度先进封装中的普遍应用,在混合键合中,凸点已经不存在,除了金属键合在一起,硅体也会键合在一起,硅片间没有了空隙,无需填充胶,并具有更好的散热性能,因为硅本身就是良好的导热材料。此外,Intel提出的Hybrid Bonding技术和TSMC-SoIC技术具有异曲同工之妙。
3)从 Intel的技术路线图中,我们看出,先进封装除了向更高密度方向发展,在扩展轴上,同样关注集成的灵活性,Co-EMIB和ODI就体现了这样的特点。
4)从SoC到SiP再到Chiplet,电子集成更关注高时效、低缺陷率、高可重用性。
5)Intel提出的每毫米立方体里的功能,和我在新书中提出的功能密度定律 (Function Density Law)里描述的单位体积内的功能单位 (Function UNITs)是同样的概念,也从侧面印证了功能密度定律的正确性。Intel致力于实现每毫米立方体里最大的功能,和功能密度定律的描述一致,真是英雄所见略同。
6)集成电路制造和封装测试和逐渐融合,这包括生产层面的融合和设计层面的融合,会带来挑战,也带来了更多协同的机会。
7)先进封装技术的发展需要以客户需求为导向,针对客户的需要研发特定的技术,这也是Intel先进封装的发展模式,可供国内的封测厂借鉴。
8)异构集成依然是先进封装发展的方向和未来的趋势。