3nm制程的布线挑战和应对之策

摩尔芯闻 昨天

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来源：内容编译自「mynavi」，谢谢。

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扩展高级逻辑必须克服晶体管设计和物理限制，针对这一点，这次我想把信号和电传导到构成芯片的各个器件的布线，并描述主要的微缩问题。

接线由金属制成的两个主要部分组成。一个是允许电流在器件的同一层中流动的线，另一个是连接各层以允许电流流动的过孔。当布线间距变窄时，每条线和过孔的宽度变窄，电阻增加，电信号的延迟也增加。此外，整个电路的压降增加，电路速度降低，功耗增加。

晶体管性能随着微缩而提高，但金属布线并非如此。相反，随着尺寸的小型化，布线的通孔电阻可以增加 10 倍（图 1）。结果，发生RC延迟（布线电阻R/布线容量C），导致性能下降和功耗增加。

布线消耗了近三分之一提供给设备的功率，75%以上的RC延迟发生在布线中。因此，可以说降低布线电阻是提高整体器件性能的最佳途径。

如果不注意电阻的问题，晶体管小型化带来的性能提升的好处可能会被抵消。

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图1：布线通孔电阻随着工艺节点的产生而增加，对器件性能和功耗产生不利影响

提高精细布线电阻的关键是开发一种新的金属填充工艺，使高阻势垒和衬垫尽可能薄或完全消除。这不仅降低了布线电阻，而且最大化了要填充的金属导体的体积。

典型的铜 (Cu) 布线结构由三层组成（图 2）。首先，在由绝缘材料制成的侧壁上形成氮化钽(TaN)阻挡层，以加强粘附性并防止Cu扩散到绝缘膜中。接着，形成钴(Co)衬垫。Co 衬里粘附在 TaN 阻挡层上并促进后续的 Cu 填充。然后，通过 Cu 回流工艺将 Cu 嵌入最后剩余的空隙中。

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图 2：典型的 Cu 布线三层结构。TaN 阻挡层（白色）、Co 衬里（蓝色）、Cu 填充物（橙色）

那么进一步微缩布线需要什么？

TaN和Cu之间的界面对整个过孔的电阻影响最大。降低电阻的最佳方法是去除这个界面，这需要开发选择性阻挡沉积工艺。

衬垫/屏障方法提出了另一个挑战。随着过孔体积随着小型化而减少，衬里和势垒占据的空间比例增加，而作为导体的铜的空间减少。理想的解决方案是全新的 Cu 回流技术。

全新架构带来进一步突破


需要进一步的设计突破以将布线扩展到 2nm 节点以外。重点是如何为晶体管供电。

构成逻辑芯片的标准单元是执行特定逻辑功能的晶体管和布线结构的集合。这些单元中的每一个都需要用于信号线和电源轨（将电流从外部电源传输到晶体管的线）的空间。电源轨通常比布线中最细的电线粗三倍，这极大地影响了单元尺寸（图 3）。

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图 3：电源轨通常比电线中最细的电线粗三倍，这对单元尺寸有显着影响

此外，晶体管的供电网络需要穿过芯片的所有金属层。由于金属层的数量远远超过 12，由于每层中的金属电阻，电源电压会显着下降。通过设计设计，可以处理多达约 10% 的此类累积电压损失。然而，随着小型化的进展，电阻会进一步增加，除非设计新的架构，否则电源网络最终可能会消耗 50% 的电压。

为了继续进行逻辑扩展，业界正在开发一种称为用于背面电源网络的嵌入式电源轨的新架构（图 4）。在这种架构中，晶体管单元的电源是从硅晶片背面的晶体管单元下方提供的。这种方法似乎具有三个重要的优点。电压损失可降低至七分之一，晶体管单元面积可减少20-33%，可为因小型化而增加电阻的信号线分配更多单元空间。

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图 4：主要变化。(1) 电源线和信号线分离， (2) 电源轨和电源线嵌入硅基板中， (3) 背面配电

总结


要提高逻辑器件的PPACt，需要同时创新晶体管、触点和布线。

虽然传统方法已达到极限，但利用新材料和材料工程技术的解决方案已经在望，特别是在材料创建、修改、去除和分析领域，已经有多种技术组合。


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