首先是测试专家章昕曜（Xinyao Zhang）关于测试时间的优化分享了自己的实践经验。除了常用的方式，他还介绍了在使用DSP以及ESA过程中，当硬件设置时间明显小于计算时间时，可以通过不同的信号不同命名来优化软件内核从而增加计算并行度，节约整体时间。另外，使用POP（Pattern Oriented Programming）的方式可以节约硬件设置时间达到测试时间的优化。而当芯片内部满足多模块并行运行时，可以使用Concurrent Test使芯片内部模块间并行进行测试，大大缩减测试时间。测试时间的优化离不开评估工具，为此泰瑞达推出了功能强大的Timeline Tool，使测试时间可视化。使用这个工具的用户可以非常直观地到每个步骤所耗费的时间，从而更好地统筹与安排，为节约测试时间提供更多的可能。

随后是由测试专家龚海泉（Alex Gong）介绍UltraFLEX UltraPin1600上特有的nWire Protocol Aware（PA） 模块的实际使用技巧。相比起工程师熟悉的Pattern, PA 让工程师们可以在协议层面进行调试，使配置数据更为直观，方便与设计工程师进行沟通，从而更高效地调试。除此之外，他还介绍了PA的一些其他功能，例如：PA Gated Capture，适用于类似UART这类不确定到来时间的信号捕捉；PA Flag，方便PAM（Protocol Aware Module）和VBT或者其他PAM穿插使用。

在问答环节，来宾依据自己工作中遇到的问题踊跃提问，在场的泰瑞达技术人员纷纷热情解答，并且根据每个客户的实际情况进行了深入分析，确保解决方案量体裁衣，同时也进一步了解到客户的所想所需。