一个芯片的开发，经历规格定义、详细架构设计、RTL编码、功能验证、后端物理设计到最终流片等阶段。每个阶段都要经过各种有效论证、验证和反复检查。

本次DapuStor芯片工程师要分享——芯片开发流程中一个重要的步骤——门级仿真，通常也称作后仿真。

在讲解门级仿真之前，我们先要了解一下数字后端会把RTL代码变成网表时做了哪些事情。

RTL编码完成后，通过Lint检查，前端仿真验证后，会对设计执行许多步骤，如下图。这些步骤包括：

● RTL综合：将RTL映射到某种工艺库（通常我们所说的28nm、12nm工艺等等，我们DPU600就是用的12nm工艺），生成对应工艺库下的门级网表；

● DFT插入：插入扫描电路保证芯片的可测性；

● 内置自检（BIST）和内置自修逻辑（BISR）：典型的Memory自检测试电路；

● CTS：对时钟的timing关系进行balance需要插入的buffer和反相器；

● 低功耗设计：低功耗设计时需要插入的isolation，power switch，retention单元等；

● 电源插入：各种高速接口（如PCIe，DDR，ONFI等），GPIO，芯片核心工作电源和地等。

从上面可以看出，网表与RTL仿真的逻辑存在比较大的差异。一些在网表阶段插入的逻辑电路必须由门级仿真覆盖。另外一个比较重要的区别是，RTL仿真阶段的零延迟问题，即Verilog/SystemVerilog/VHDL仿真是在一种理想状态下，信号在传输过程中没有延时，数字信号从0-1或者1-0的跳变瞬间完成。但实际的电路中，情况并非如此。

在真实的芯片中，延时有线延时以及门延时。为了得到更可靠、更真实的仿真结果，除了对RTL进行仿真之外，我们会在综合完成之后，进行第二阶段的仿真，即对生成的门级网表，经过后端布局布线之后输出的延时信息文件（SDF）反标后，再次进行仿真，以发现前仿，综合约束可能存在的缺陷。门级仿真的时间会比较长，特别是现在SoC芯片的规模越来越大，跑完一个case经常需要几天甚至更长的时间。

所以，有人会问，综合之后会有形式验证，静态时序分析等工具，来保证网表的一致性和timing的收敛。那我们为啥还要耗时耗力去跑门级仿真呢？下面我们就来罗列一下门级仿真的主要作用。

● 发现时序约束错误：使用不正确的时序约束会导致你的DC等综合工具创建了时序错误，然后这些错误约束来运行Primetime等STA工具，导致这类错误的检查不能被发现；

● 发现BFM掩盖的错误：为了加快前仿真速度，一些模块会被替换成BFM（总线功能模型），这样会错过部分DUT功能的bug；

● 发现第三方IP错误：通常你公司购买的第三方IP在RTL仿真与GLS仿真有很多宏去区分，这可能会导致RTL仿真与GLS存在逻辑的不一致的bug未被发现；

● 发现时钟错误：典型的如你的RTL仿真的时钟是完美的1：1占空比，没有jitter，但在带SDF的GLS会产生实际芯片的不那么完美的时钟，这可能发现隐藏的bug；

● 发现复位错误：这个可以在GLS时发现可能的removal和recovery错误；

● 发现动态时钟频率切换错误：该逻辑只能在带SDF的GLS上进行验证，以检测时钟问题；

● 异步模块和端口的时序验证：通常异步逻辑会做类似CDC的静态flow来保证，但是在门级仿真中更能直观反映，从而发现可能异步时序约束的错误；

● BIST、BISR的验证：这些逻辑只在GLS中找到；

● DFT的验证：DFT逻辑也只能在GLS中找到；

● 低功耗流程验证（如UPF流程）：低功耗设计时会在网表中插入ISO，Power Switch等额外的cell，这只有在带PG（Power/Ground）的门级仿真中才能完成电源逻辑的唯一真实测试。

● Power评估：门级仿真还有一个重要的作用是用来进行Power评估，通常构建一个toggle rate最高的case来跑带SDF的门级仿真，从而生成后端IR Drop需要的VCD文件。