台积电2nm，问题越来越严峻

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据之前报道，台积电计划在岛上的台中市建立一个全新的芯片制造厂，导致其议员要求两座燃气发电厂来管理该设施的电力消耗。该工厂旨在采用先进的 2 纳米 (nm) 半导体工艺生产半导体，并计划成为台积电的第二家 2 纳米制造工厂。第一个工厂将建在台湾的新竹市，该公司已经获得了环境批准。

台中市议员林祈烽先生日前透露了台中计划工厂的细节，林祈烽表示，媒体报导中科厂区日用水量约4.9万吨，据台电预估，台积电南科3纳米新厂一年耗电量约70亿度，如果台积电中科新扩建厂房是2纳米制程，耗电量将比3纳米厂更惊人。

台积电中科扩厂后，每日耗用的水电量惊人，要求中火燃气机组赶快兴建。经发局长张峰源说，台积电中科厂区一天大概用掉10万吨的水，用掉中火燃煤电厂一个半部机组的发电量，耗能惊人，希望台积电未来能多用绿电。

张峰源说，根据了解，台积电中科厂区一天大概用掉10万吨的水，可吃掉中火燃煤电厂一个半部机组的发电量。希望台积电未来能多用绿电，特别是离岸风电的绿电能尽快衔接上来，而台积电现已采购大量绿电能源。

林祈烽指出，若不要用燃煤的发电，所以中火的燃气机组要赶快盖，尤其专家学者推估，2025年台积电占全台用电比率便将由4％成长至8％，等于是成長一倍。

在今年6月，我们报道了台积电的台积电2nm工厂的规划，其中首个2nm晶圆厂将建在新竹科技园，但在今年早些时候面临水资源短缺后，该公司可能会重新评估第二个2nm晶圆厂的计划。

台积电的第一家能够使用其N2制造技术生产芯片的工厂将位于台湾北部新竹县宝山附近的工厂。去年，公司建立了新的R1研发设施，将用于N3和N2节点。目前还没有关于台积电在新竹科技园举行奠基仪式的报道，但该公司宣布，该工厂将分四个阶段建造。

根据中国台湾媒体的报道显示，为了确保其即将到来的尖端晶圆厂持续供水，据报道，台积电正在评估台湾南部高雄附近最近建立的桥头科技工业园区的一个地点。

在发给媒体的一份声明中，台积电重申其计划在台湾中部台中附近建造第二个支持 N2 的 GigaFab（一个每月至少有 100,000 个晶圆开工的晶圆厂），但承认它尚未收购设施的土地。该公司还补充说，在做出最终决定之前，它考虑了多种因素。

主要结论是台积电仍计划建造两个能够使用其N2制造技术处理晶圆的GigaFab。

台积电谈2nm的实现方式

在 2021 年 6 月的 VLSI 技术和电路研讨会上，举办了一个关于“面向 2nm-CMOS 和新兴存储器的先进工艺和器件技术”的短期课程。在本文中，我将回顾前两个介绍前沿逻辑器件的演讲。这两个演示文稿是互补的，并提供了对逻辑技术可能发展的出色概述。

台积电：未来十年的 CMOS 器件技术

平面 MOSFET 的栅极长度 (Gate length：Lg) 缩放限制在大约 25nm，因为单表面栅极（single surface gate）对亚表面泄漏（ sub surface leakage）的控制很差。

添加更多的栅极（例如在 FinFET 中），将使其中的沟道被限制在三个栅极之间，从而能够将 Lg 缩放到沟道厚度的大约 2.5 倍。FinFET 已经从英特尔最初采用的高度倾斜鳍壁（highly sloped fin walls ）的 22 纳米发展到今天更加垂直的壁（vertical walls）和台积电为其 5 纳米工艺实施的高迁移率沟道 FinFET。

更高的鳍会增加有效沟道宽度 (effective channel width：Weff)，Weff = 2Fh + Fth，其中 Fh 是鳍（Fin）高度，Fth 是鳍（Fin）厚度。增加 Weff 会增加重载电路（heavily loaded circuits）的驱动电流，但过高的鳍会浪费有源功率（active power）。直而薄的鳍片有利于短沟道效应（short channel effects），但 Fw 受到迁移率降低和阈值电压可变性（threshold voltage variability）增加的限制。在他们的 5nm 技术中实施高迁移率沟道（作者指出，用于 pFET 鳍片的 SiGe）使 TSMC 的驱动电流提高了约 18%。

随着器件按比例缩小，寄生电阻和电容又将成为一个新问题。CPP（Contacted Poly Pitch）决定标准cell宽度（见图 1），它是由 Lg、接触宽度 (Contact Width ：Wc) 和垫片厚度 ( Spacer Thickness：Tsp) 组成，CPP = Lg + Wc + 2Tsp。减少 Wc 会增加寄生电阻，除非进行工艺改进以改善接触，而减少 tsp 会增加寄生电容，除非使用较慢的介电常数间隔物。

图 1. 标准cell大小。

随着标准cell高度的降低，每个器件的鳍片数量必须减少（鳍片减少），见图 2。

图 2. 鳍减少。

Fin depopulation 减少了单元尺寸，增加了逻辑密度并提供了更高的速度和更低的功率，但它确实降低了驱动电流。

从 FinFET 过渡到堆叠的水平纳米片 (stacked Horizontal Nanosheets：HNS)，通过改变片宽（sheet width：见图 3）和通过堆叠更多片来增加 Weff 的能力来提高灵活性。

图 3. 灵活的片宽。

添加sheets与 Weff 相加，Wee = N*2(W+H)，其中 N 为sheets的数量，W 为sheets的宽度，H 为sheets的高度（厚度）。最终，sheets的数量受到底部sheets性能的限制。sheets之间的间距随着寄生电阻和电容的减小而降低，但必须足够大以使栅极金属（gate metals）和电介质(dielectric)进入间隙(gap)。在 HNS 堆栈下方有一个底部寄生台面器件( bottom parasitic mesa device)，可以通过注入或介电层进行控制。

在 FinFET 中，nFET 电子迁移率高于 pFET 空穴迁移率。在 HNS 中，迁移率更加不平衡，电子迁移率更高，空穴迁移率更低。可以通过用 SiGe 包覆沟道(cladding the channel )或使用应变松弛缓冲器( Strain Relaxed Buffer)来提高空穴迁移率，但这两种技术都会增加工艺复杂性。

Imec 引入了一个称为 Forksheet (FS) 的概念，其中在 nFET 和 pFET 之间放置了一个介电层，从而减少了 np 间距，从而形成了更紧凑的标准单元，见图 4。

图 4.Forksheet

除了具有 FS 的 HNS，还有CFET(Complementary FET )，后者堆叠 nFET 和 pFET，从而无需水平 np 间距。

图 5. CFET。

CFET 选项包括单片集成（monolithic integration），其中的 nFET 和 pFET 器件都制造在同一晶圆上。此外还有顺序集成（equential integration），其中的 nFET 和 pFET 制造在单独的晶圆上，然后结合在一起，这两种选择都有多个挑战仍在研究中。

除了 CFET，演讲者还谈到了将晶体管集成到后端 (Back End Of Line：BEOL) 互连中的 3D 集成。这些选项需要具有多晶硅沟道（polysilicon channels ）或氧化物半导体的低温晶体管，这会带来各种性能和集成挑战。

在前端 (Front End Of Line：FEOL) 中，正在探索 CFET 之外的选项，例如高迁移率材料、隧道 FET (Tunnel FETs：TFET)、负电容 FET (Negative Capacitance FETs：NCFET)、低温 CMOS （Cryogenic CMOS）和低维材料（dimensional materials）。

低维材料采用纳米管或二维材料的形式，这些材料提供比 HNS 更短的 Lg 和更低的功率，但仍处于早期研究阶段。低维材料也适用于 HNS/CFET 方法，可选择堆叠许多层。

IMEC：HNS/FS/CFET 选项

随着 FinFET 达到极限，鳍变得越来越高、越来越薄、越来越近。鳍片数量减少正在降低驱动电流并增加可变性，见图 6。

图 6. FinFET 缩放。

当今最先进的技术是每个设备有 2 个鳍片的 6 轨单元（track cell）。转向单鳍和更窄的 np 间距将需要新的器件架构来提高性能，见图 7。

图 7. 6 轨单元

为了继续 CMOS 缩放，我们需要从 FinFET sot HNS 过渡到具有 FS 和 CFET 的 HNS，见图 8。

图 8. 用于 CMOS 缩放的纳米片架构。

从 FinFET 过渡到 HNS 提供了几个优势，大的 Weff，改进的短沟道效应，这意味着更短的 Lg 和更好的设计灵活性，因为能够改变片宽，见图 9。

图 9. 从FinFET 到 HNS。

演讲者继续详细介绍 HNS 处理以及一些挑战和可能的解决方案。除了四个主要模块外，HNS 工艺与 FinFET 工艺非常相似，见图 10。

图 10. HNS 工艺流程。

尽管 HNS 流程类似于 FinFET 流程，但不同的关键模块很困难。释放蚀刻和实现多个阈值电压特别困难。关于 HNS 所需的流程模块更改的细节，有很多很好的信息，这超出了像这样的评论文章的范围。没有明确讨论的一件事是，为了将 HNS 工艺扩展到 5 轨单元，需要埋入式电源轨 (Buried Power Rails：BPR)，这是另一个仍在开发中的困难工艺模块。

正如在之前的演示中所见，FS 可以实现 HNS 的进一步扩展。图 11 展示了介电壁如何微缩（ dielectric wall） HNS 单元的更详细视图。