台积电3nm真卡关？业界曝救命计划

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外媒近日指出，由于台积电3nm制程卡关，苹果下一代iPhone处理器A16芯片，将延用台积电5nm制程，创连续3年使用同一个制程的状况，台积电也响应，不评论市场传闻，重申 3 nm制程按计划进行。不过，业界认为，苹果可能也考虑到成本关系，才会推迟手机芯片采用3nm制程，至于台积电也为了改善成本，针对极紫外光(EUV)推动改善计划，以及改良EUV机台设计，还有导入先进封装，让3nm制程有更多的客户愿意采用。

3nm制程面临芯片设计复杂度以及晶圆代工成本飙高等问题，更因为EUV曝光机采购成本创新高，产出吞吐量（throughput）提升速度放缓，让3nm晶圆代工报价恐达近3万美元。

此外，EUV机台透过特殊的反射镜进行传送，耗电量达深紫外光微影（DUV）机台10倍以上，来达到最后剩下2%的光能进行曝光，台积电透过机台程序修正，将EUV光脉冲能量优化，并重新设计反射结构，有效提升3%反射率；台积电还分析二氧化碳雷射系统放大器的运转数据，采用变动频率取代固定频率的运作模式，进一步强化放大器10%能源使用效率。台积电也提升EUV机台5%能源使用效率，预计用在生产3nm制程的机台上。

业界透露，台积电将启动EUV持续改善计划（CIP），在维持摩尔定律进程上，希望在增加芯片尺寸同时，减少先进制程EUV光罩使用道数。

荷商半导体生产设备商、独家供应EUV曝光机的艾司摩尔(ASML)，今年下半年推出的NXE：3600D价格高达1.4～1.5亿美元，每小时吞吐量达160片12吋晶圆，基于5nm制程的4nm进行改良，EUV光罩层大约在14层之内，3nm制程将达25层，导致成本暴增，不是所有的客户都愿意采用。

台积电透过CIP有机会降至20层，虽然芯片尺寸将略为增加，但是有助于降低生产成本与晶圆代工报价，让客户更有意愿导入3nm制程。

从semiwiki统整数据显示，台积电在开放创新论坛（OIP）释出更多先进制程推进数据，3nm制程在开放创新伙伴的设计技术协同优化 (DTCO)下，目标PPA较5nm逻辑密度增加1.6倍、传输速度提升11%，节能27%。目前该平台关于3nm制程以下的技术档案达3万8000个，开发中制程设计套件也超过2600个。

不仅是先进制程，台积电整合旗下包括SoIC(系统整合芯片)、InFO(整合型扇出封装技术)、CoWoS(基板上芯片封装)等3DIC技术平台，命名为「TSMC 3DFabric」，提供业界最完整且最多用途的解决方案，可能采用台积电3nm的美国处理器大厂AMD，以及台湾地区的IC设计龙头联发科，从高效能运算(HPC)领域的3D IC、手机AP的Fan-out封装，都需要TSMC 3DFabric支持。

台积电总裁魏哲家在今年10月法说指出，将延用鳍式场效晶体管（FinFET）架构，提供客户最成熟的技术、最好的效能及最佳的成本，台积电3nm推进时程也符合预期，已开发完整平台支持高效能运算（HPC）及智能型手机应用。

魏哲家指出，3nm制程节点有许多客户参与，相较于5nm世代，预期首年会有更多新的产品设计定案（tape-out）。

魏哲家表示，台积电3nm制程2021年下半年试产，2022年下半年量产，由于制程上更为复杂，须要采用更多新设备，到时候成本一定比5nm制程高，预期2023年第一季将明显贡献营收，强化版的3nmN3E制程量产则是预定在3nm推出1年后。

至于《The Information》报导提到，台积电就算最新制程延迟，仍有望成为首家生产3nm制程的业者，超前英特尔、高通等芯片制造商，但苹果iPhone 14恐怕无法如市场预期的采用3nm制程生产处理器芯片。

台积电日前推出4nmN4P制程，作为台积电5nm家族的第3个主要强化版本，N4P的效能较原先的N5增快11%，也较N4增快6%。相较于N5，N4P的功耗效率提升22%，晶体管密度增加6%。同时，N4P藉由减少光罩层数来降低制程复杂度且改善芯片的生产周期，展现了台积电持续追求及投资提升制程技术的成果。

市场消息也指出，N4P基本上就是2022年苹果新一代iPhone所搭载A16芯片所需制程。供应链透露， A16芯片将有架构上大幅更动，采用N4P制程可以透过小芯片封装(Chiplet)，再增加芯片的晶体管集积度（Density）、降低成本，更可以提高运算效能及有效降低功耗。

最新消息指出，苹果计划2023年推出第3代M系列处理器芯片，代号分别为Ibiza、Lobos及Palma，采用3nm制程，CPU核心数将达40个以上，远远超越M1 Pro及M1 Max的10核心设计。其中，前2款产品为MacBook Pro及Mac桌机打造，后面1款用于iPad及MacBook Air等产品，生产时程也符合台积电2022年下半年量产3nm制程，2023年供应给客户的预期。